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DRIE工艺模型优化及并行计算算法研究
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微电子工艺设计
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《微电子工艺》课程设计
《微电子工艺》是继《微电子器件物理》、《微电子器件工艺》和《半导体物理》理论课之后开出的有关微电子器件和工艺知识的综合应用的课程，使我们系统的掌握半导体器件，集成电路，半导体材料及工艺的有关知识的必不可少的重要环节。?
目的是使我们在熟悉晶体管基本理论和制造工艺的基础上，掌握晶体管的设计方法。要求我们根据给定的晶体管电学参数的设计指标，完成晶体管的纵向结构参数设计→晶体管的图形结构设计→材料参数的选取和设计→制定实施工艺方案→晶体管各参数的检测方法等设计过程的训练，为从事微电子器件设计、集成电路设计打下必要的基础。
这次课程设计要求是：设计一个均匀掺杂的pnp型双极晶体管，使T=346K时，β=173。VCEO=18V，VCBO=90V，晶体管工作于小注入条件下，最大集电极电流为IC=15mA。设计时应尽量减小基区宽度调制效应的影响。要求我们先进行相关的计算，为工艺过程中的量进行计算。然后通过Silvaco-TCAD进行模拟。
TCAD就是Technology Computer Aided Design，指半导体工艺模拟以及器件模拟工具，世界上商用的TCAD工具有Silvaco公司的Athena和Atlas，Synopsys公司的TSupprem和Medici以及ISE公司（已经被Synopsys公司收购）的Dios和Dessis 以及Crosslight Software公司的Csuprem和APSYS。这次课程设计运用Silvaco-TCAD软件进行工艺模拟。通过具体的工艺设计，最后使工艺产出的PNP双极型晶体管满足所需要的条件。
三．PNP晶体管工艺数值计算
1）各区掺杂浓度及相关参数的计算
对于击穿电压较高的器件，在接近雪崩击穿时，集电结空间电荷区已扩 展至均匀掺杂的外延层。因此，当集电结上的偏置电压接近击穿电压V时， 集电结可用突变结近似，对于Si器件击穿电压为，集电 区杂质浓度为：
由于BVCBO=90所以Nc=5.824*1015cm-3
一般的晶体管各区的浓度要满足NE&&NB&NC
设NB=10NC;NE=100NB则：
Nc=5.824*1015cm-3；NB=5.824*1016cm-3；NE=5.824*1018cm-3
根据室温下载流子迁移率与掺杂浓度的函数关系，得到少子迁移率：
根据公式可得少子的扩散系数：
=0.03×1300=39
=0.03×330=9.9
=0.03×150=4.5
根据掺杂浓度与电阻率的函数关系，可得到不同杂质浓度对应的电阻率：
根据少子寿命与掺杂浓度的函数关系，可得到各区的少子寿命：
根据公式得出少子的扩散长度：
集电区厚度Wc的选择
WC的最大值受串联电阻rcs的限制。增大集电区厚度会使串联电阻rcs增加，饱和压降VCES增大，因此WC的最大值受串联电阻限制。
综合考虑这两方面的因素，故选择WC=8μm
3）基区宽度WB
基区宽度的最大值可按下式估计：
可得MAX≈4.31um
可得MIN≈0.381*10-4
由于，所以E-B耗尽区宽度（）可近视看作全部位于基区内，又由，得到大多数C-B耗尽区宽度（）位于集电区内。因为C-B结轻掺杂一侧的掺杂浓度比E-B结轻掺杂一侧的浓度低，所以＞。另外注意到是基区宽度，是基区中准中性基区宽度；也就是说，对于PNP晶体管，有：，所以基区宽度为，满足条件0.381um&&4.31um。
其中和分别是位于N型区内的E-B和C-B耗尽区宽度，在BJT分析中指的就是准中性基区宽度。
3）扩散结深
在晶体管的电学参数中，击穿电压与结深关系最为密切，它随结深变浅，曲率半径减小而降低，因而为了提高击穿电压，要求扩散结深一些。但另一方面，结深却又受条宽限制，由于基区积累电荷增加，基区渡越时间增长，有效特征频率就下降，因此，通常选取：
反射结结深为
集电结结深为
5）芯片厚度和质量
本设计选用的是电阻率为的P型硅，晶向是&111&。硅片厚度主要由集电结深、集电区厚度、衬底反扩散层厚度决定。同时扩散结深并不完全一致，在测量硅片厚度时也存在一定误差。因此在选取硅片厚度时必须留有一定的的余量。衬底厚度要选择适当，若太薄，则易碎，且不易加工；若太厚，则芯片热阻过大。因此，在工艺操作过程中，一般硅片的厚度都在300um以上，但最后要减薄到150～200um。硅片的质量指标主要是要求厚度均匀，电阻率符合要求，以及材料结构完整、缺陷少等。
6）基区相关参数的计算过程
A、预扩散时间
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