74hc85多少电压是高电平伏属于高电平
点击联系发帖人
时间：2018-07-09 09:17
cd74hc85 IC cd74hc85现货 cd74hc85价格 cd74hc85热卖cd74hc85库存cd74hc85特价 集成电路 ROHS 芯片
供应商 制造商cd74hc85.PDF资料下载 盛明零件网
全部供货商
└我的供货商
ICMC认证:现货供货商
├都会100电子城
├新亚洲电子城
├华强电子世界
├赛格电子广场
└高科德交易中心
├中发电子城
├中海园电子城
└知春电子城
└粤东电子城
其它地区...
ICMC认证:供货
经营品种<1000的供货商
经营品种<5000的供货商
经营品种<10000的供货商
技术资料 手册 图纸
CD74HC85PWT
许小姐Tel: 6Fax:0Mobil:公司：深圳市福田区中航路都会A座31GMsn:QQ:
CD74HC85PWR
CD74HC85PW
CD74HC85NSR
CD74HC85MT
CD74HC85PW
朱先生 / 朱小姐Tel:2
3Mobil:深圳市福田区中航路新亚洲电子商场二期N4C288室Msn:QQ:
 李 先生Tel:电子市场QQ:
TI BB原厂旗下直销
 朱先生 廖小姐
公司成立一般纳税人可开17%个点税票Tel:0
0 XILINX《赛灵思》 ALTEFax:0Mobil:深圳市福田区上步工业区501栋408室Msn:QQ:
CD74HC85PWR
孙先生Tel:010-Fax:010-Mobil:北京市海淀区知春路118号知春电子城F057QQ:
CD74HC85PWR
CD74HC85M96
CD74HC85EX
CD74HC85M96
TEXAS INSTRUMENTS
原装正品热卖
林先生Tel:2
Fax:5Mobil:深圳市福田区福华路29号京海花园26A(深圳市华美锐科技有限公司)Msn:QQ:
原装正品热卖
CD74HC85M96
全新原装无铅现货，主营TI/BB起订量:N/A
刘小姐Tel:3/83772,柜台电话Fax:0Mobil:深圳市南山区蛇口蓬莱花园1栋1单元404/新亚洲二期N1A103Msn:QQ:
CD74HC85PWR
TEXAS INSTRUMENTS
 罗亚玲Tel:2Fax:7Mobil:深圳市福田区华强北路群星广场A栋1811QQ:
CD74HC85NSR
更多型号请加QQ:
陈小姐／陈先生Tel:5 77Fax:9Mobil:深圳市华强北路华强电子广场C幢15D Msn:QQ:
CD74HC85MT
更多型号请加QQ:
CD74HC85M96
更多型号请加QQ:
更多型号请加QQ:
 黄小姐
黄先生Tel:
QQ：Mobil:深圳市宝安德普电子城B座B-A453Msn:QQ:
CD74HC85PWTE4
全新原装2-3周
杨先生/漆小姐Tel:8/Fax:1深圳市福田区华强北路赛格科技园2栋东2A-508.QQ:
CD74HC85PWT
全新原装2-3周
CD74HC85PWRG4
全新原装2-3周
CD74HC85PWR
全新原装2-3周
CD74HC85PWE4
全新原装2-3周
代理原包装现货库存（假一罚十）可开增...
 朱先生，历小姐，朱小姐，雷小姐Tel:1朱先生,2朱小姐,,电力、网Fax:86-755-Mobil:深圳市福田区振兴西路101号华匀大厦1栋720室Msn:QQ:
CD74HC85PWR
更多型号请加QQ:
陈小姐/徐小姐/王小姐/林小姐Tel:7/32919Fax:9/Mobil:深圳市原赛格电子市场21楼2111B,已搬迁到:华强北路华强电子市场C幢15DQQ:
更多型号请加QQ:
CD74HC85MR2490
更多型号请加QQ:
CD74HC85MG4
更多型号请加QQ:
CD74HC85M96
更多型号请加QQ:
Total found 53 in Search took 0.00 seconds|36|</font||||
搜索全部供货商
└我的供货商
├新亚洲电子城
├都会100电子城
├华强电子世界
├赛格电子广场
└高科德交易中心
├中发电子城
├中海园电子城
└知春电子城
└粤东电子城
其它地区...
ICMC认证:现货
ICMC认证:供货
经营品种<1000的供货商
经营品种<5000的供货商
经营品种<10000的供货商
公司名 电话 地址 QQ msn email ...
技术资料 手册 图纸 代换 ...
盛明零件网&ICminer.com&&
Tel:020-&&&Fax:020-
Copyright &&ICminer, All rights reserved(window.slotbydup=window.slotbydup || []).push({
id: '2014386',
container: s,
size: '234,60',
display: 'inlay-fix'
&&|&&4次下载&&|&&总457页&&|
您的计算机尚未安装Flash，点击安装&
试读已结束，如果需要继续阅读或下载，请使用积分（）
下载：100积分
本文档由合作伙伴提供
0人评价7页
0人评价3页
0人评价1页
0人评价2页
0人评价457页
所需积分：（友情提示：大部分文档均可免费预览！下载之前请务必先预览阅读，以免误下载造成积分浪费！）
（多个标签用逗号分隔）
文不对题，内容与标题介绍不符
广告内容或内容过于简单
文档乱码或无法正常显示
文档内容侵权
已存在相同文档
不属于经济管理类文档
源文档损坏或加密
若此文档涉嫌侵害了您的权利，请参照说明。
我要评价：
价格：100积分VIP价：【74HC85】价格_厂家_图片 -Hc360慧聪网
您是不是在找：
买家还在看：
商品数量：
广东省&深圳市
手机访问店铺
相关商品推荐
&1.06/PCS
&0.09/PCS
&0.83/片
&3.80/PCS
商家等级：
所在地区：
广东省 深圳市
认证信息：
同参数产品
同参数产品
正在加载中........
慧聪网厂家深圳市科圳威电子有限公司为您提供74HC85的详细产品价格、产品图片等产品介绍信息，您可以直接联系厂家获取74HC85的具体资料，联系时请说明是在慧聪网看到的。
热门商品推荐
我的浏览记录
集成电路(IC)相关资源
集成电路(IC)相关热门专题
您在慧聪网上采购商品属于商业贸易行为。以上所展示的信息由卖家自行提供，内容的真实性、准确性和合法性由发布卖家负责，请意识到互联网交易中的风险是客观存在的。推荐使用慧付宝资金保障服务，保障您的交易安全！
按字母分类 ：
让慧聪网撮合专家为您解决采购难题
您采购的产品：
请输入采购产品
您的手机号码：
请输入手机号码
*采购产品：
请输入采购产品
*采购数量/单位：
请输入采购数量
请选择单位
*采购截止日期：
请输入正确的手机号码
请输入验证码
*短信验证码：
<input id="valid_Code1" maxlength="6" placeholder="请输入验证码" name="VALIDCODE" class="codeInput" onkeyup="this.value=this.value.replace(/\D/g,'')" onkeypress="if(event.keyCode
57) event.returnValue =" type="text">
免费获取验证码
为了安全，请输入验证码，我们将优先处理您的需求！
请输入验证码
发送成功！
慧聪已收到您的需求，我们会尽快通知卖家联系您，同时会派出采购专员1对1为您提供服务，请您耐心等待！
电话：3 &&
联系人：武先生&销售部主管
公司名称：深圳市科圳威电子有限公司
请输入正确的手机号码
请输入验证码
*短信验证码：
免费获取验证码
为了安全，请输入验证码，我们将优先处理您的需求！
请输入验证码
每一份需求都会在24小时内得到行业多家优质供应商报价。
每一份需求的报价供应商工商信用资质都会经过专业人员检验，交易安全有保障。
免费咨询行业专家
免费咨询行业专家
服务主题：
筛选发货地
验证供应商真伪
提供其他优质供应商
采购数量：
用途描述：
成功加入采购单!
当前采购单共3种货品
成功加入采购单!
当前采购单共3种货品
不能购买自己发布的产品！
选中货品中含失效货品，无法完成下单，可能是：
1.货品库存不足
2.货品已过期，或被卖家删除
3.货品不支持在线交易
卖家暂时不在线，留下联系方式，卖家会主动联系您
*我要采购：
我的姓名：
留言内容：当前位置： >>
第1章 数字逻辑电路基础1.1 数制与数制转换 数制：指进位计数制，即用进位的方法来计数. 数制包括计数符号（数码）和进位规则两个方面。 常用数制有十进制、十二进制、十六进制、六十进 制等。 1.1.1. 十进制 (1) 计数符号: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9. (2) 进位规则: 逢十进一，进位基数为十. 基数：该数制所采用的计数符号的个数及其进位规则 权：计数符号为1时所代表的数值，它是基数的整数次幂 例:(=1×103 +9×102 + 8×101 + 7×100 +4×10-1 +5×10-2(3) 十进制数按权展开式( N ) = ∑ a × 1010 i=? m in ?1i系数权 1.1.2 二进制 (1) 计数符号: 0, 1 . (2) 进位规则: 逢二进一. (3) 二进制数按权展开式(N )2 = ∑ a i × 2i= ? mn ?1i (4) 数字电路中采用二进制的原因: 1）数字装置简单可靠； 2）二进制数运算规则简单； 加法运算 0+0=0 0+1=1 1+0=0 1+1=10 乘法运算 0×0=0 1×0=0 0×1=0 1×1=1 3）数字电路既可以进行算术运算，也可以进行 逻辑运算. 1.1.3 十六进制和八进制 十六进制 十六进制数计数符号: 0,1, .,9,A,B,C,D,E,F. 十六进制数进位规则: 逢十六进一. 按权展开式： 例:n ?1( N)16 = ∑ a i × 16ii=? m(6 D.4 B)16 = 6 × 16 + D × 16 + 4 × 16 + B × 16 1 0 ?1 ?2 = 6 × 16 + 13 × 16 + 4 × 16 + 11× 161 0 ?1?2 八进制 八进制数计数符号: 0,1, . . .6,7. 八进制数进位规则: 逢八进一. 按权展开式： 例:(N) = ∑ a × 88 i=? m in ?1i(63.45)8 = 6 × 8 + 3 × 8 + 4 × 8 + 5 × 81 0 ?1?2 1.1.4 二进制数与十进制数之间的转换 1 二进制数转换为十进制数? 按权展开法例：() = 1 × 2 + 1 × 2 + 1 × 2 + 1 × 2 + 1 × 23 1 0 ?1 2?3= 8 + 2 + 1 + 0.5 + 0.125()2 =(43.75)10 ? 还可以采用基数连乘、连除法. 2 十进制数转换为二进制数? 提取2的幂法例：(45.5)10 = 32 + 8 + 4 + 1 + 0.5=1× 2 + 0× 2 +1× 2 +1× 2 + 0× 2 +1× 2 +1× 25 4 3 2 1 0-1= ()2?基数连乘、连除法 整数部分：除2取余 小数部分：乘2取整 例:（53.010.1011)2 1.2 几种简单的编码 1.2.1 二 - 十进制码 (BCD码) ( Binary Coded Decimal codes) 用四位二进制代码来表示一位十进制数码,这样的代 码称为二-十进制码,或BCD码.四位二进制有16种不同的组合,可以在这16种代码中任选10种 表示十进制数的10个不同符号,选择方法很多.选择方法不同,就能 得到不同的编码形式.常见的BCD码:8421码、5421码、2421码、余3码等 常用BCD码十进制数 0 1 2 3 4 5 6 7 8 9 8421码 10 01 00 码 10 00 11 码 10 11 10 1111 余3码 01 00 11 1100 ① 8421BCD码和代表0~9的二进制数一一对应； ② 5421BCD码的前5个码和8421BCD码相同，后5个码在 前5个码的基础上加1000构成，这样的码，前5个码和后5 个码的低3位一一对应相同，仅高位不同； ③ 2421BCD码的前5个码和8421BCD码相同，后5个码以 中心对称取反,这样的码称为自反代码.例：4→005→11 ④余3码的编码规律为: 在8421BCD码上加0011 (1) 有权BCD码：每位数码都有确定的位权的码， 例如：8421码、5421码、2421码. 如: 代表5+0+2+1=8; 代表2+4+0+0=6. * 5421BCD码和2421BCD码不唯一. 例: 2421BCD码0110也可表示6 (2) 无权BCD码：每位数码无确定的位权，例如：余3码. 余3码的编码规律为: 在8421BCD码上加0011, 例 6的余3码为: 01 缺点：不能直接进行计算 1.2.2 格雷码(Gray码) 格雷码不是BCD码,且不一定非为4位。 格雷码和二进制码之间的关系: 设二进制码为BnBn-1…B1B0,格雷码为RnRn-1 …R1R0, 则Rn=Bn, Ri=Bi+1 Bii≠n其中, 为异或运算符,其运算 规则为:若两运算数相同,结果 为“0”;两运算数不同,结果为 “1”. 例：二进制数格雷码特点：格雷码是循环码.循环码：相邻两个代码之间仅有一位不同,其余各位均 相同. 优点：减少了出错的可能 缺点：不能直接进行计算 1.2.3 奇偶校验码 具有检错能力的代码 原代码的基础上增加一个码位使代码中含有 的1的个数均为奇数（称为奇校验）或偶数（称 为偶校验），通过检查代码中含有的1的奇偶性 来判别代码的合法性。 1.2.4. 字符数字码 字符数字码能表示计算机键盘上能看到的各种符 号和功能 美国信息交换的标准代码（简称ASCII）是应用 最为广泛的字符数字码 练习： ()2 = ( 11000 )余3码 1.4 逻辑代数基础研究数字电路的基础为逻辑代数，由英国数学家 George Boole在1847年提出的，逻辑代数也称布尔代数. 1.4.1 基本逻辑运算 在逻辑代数中,变量常用字母A,B,C,……Y,Z, a,b, c,……x.y.z等表示，变量的取值只能是“0”或“1”.逻辑代数中只有三种基本逻辑运算,即“与”、 “或”、“非”。 1. 与逻辑运算A E B F与逻辑电路状态表 开关A状态 开关 B状态 灯F状态 断 断 灭 断 合 灭 合 断 灭 合 合 亮与逻辑电路定义：只有决定一事件的全部条件都具备时，这件 事才成立；如果有一个或一个以上条件不具备，则这件事 就不成立。这样的因果关系称为“与”逻辑关系。 若将开关断开和灯的熄灭状态用逻辑量“0”表示;将开关 合上和灯亮的状态用逻辑量“1”表示,则上述状态表可表 示为:与逻辑电路状态表 开关A状态 开关 B状态 灯F状态 断 断 灭 断 合 灭 合 断 灭 合 合 亮 A 0 0 1 1 与逻辑真值表 B F=A ? B 0 1 0 1 0 0 0 1 A B&F=AB与门逻辑符号 与门的逻辑功能概括： 1）有“0”出“0”； 2）全“1”出“1”。 2. 或逻辑运算AA 或逻辑真值表 B F=A+ B 0 1 0 1 0 1 1 1EBF或逻辑电路0 0 1 1定义：在决定一事件的各种条件中,只要有一个或一 个以上条件具备时，这件事就成立;只有所有的条件都不 具备时,这件事就不成立.这样的因果关系称为“或”逻辑 关系。 A B≥1F=A+B或门的逻辑功能概括为: 1) 有“1”出“1”; 2) 全“0” 出“0”.或门逻辑符号3. 非逻辑运算REAF非逻辑电路 定义:假定事件F成立与否同条件A的具备与否有关, 若A具备,则F不成立;若A不具备,则F成立.F和A之间的这 种因果关系称为“非”逻辑关系.非逻辑真值表1AF=A 非门逻辑符号A 0 1F=A 1 0?与门和或门均可以有多个输入端. 思考题设 A，B，C为逻辑变量,判断下列命题是否正确 1）若A+B=A+C 2）若AB=AC 则B=C 则B=C 则B=C3）若A+B=A+C且AB=AC 1.4.2 复合逻辑运算 1. 与非逻辑 (将与逻辑和非逻辑组合而成)与非逻辑真值表 B F=A ? B 0 1 0 1 1 1 1 0A 0 0 1 1A B&F=AB与非门逻辑符号 2. 或非逻辑 (将或逻辑和非逻辑组合而成)A 0 0 1 1 或非逻辑真值表 B F=A +BA≥10 1 0 11 0 0 0F=A+B B或非门逻辑符号 3.与或非逻辑 (由与、或、非三种逻辑组合而成） 与或非逻辑函数式： F=AB+CD与或非门的逻辑符号F=AB+CD ≥1 &ABCD 4.异或逻辑 异或逻辑的函数式为： F=AB+AB = A
B异或逻辑真值表 A B F=A B 0 0 1 1 0 1 0 1 0 1 1 0=1A BF=A
B异或门逻辑符号异或逻辑的功能为:1) 相同得“0”; 2) 相异得“1”. 5.同或逻辑同或逻辑式为:F = A B + A B =A . B同或逻辑 真值表 A B F=A . B 0 0 1 1 0 1 0 1 1 0 0 1=A BF=A.B同或门逻辑符号 异或逻辑真值表 A B F=A B 0 0 1 1 0 1 0 1 0 1 1 0同或逻辑 真值表 A B F=A . B 0 0 1 1 0 1 0 1 1 0 0 1对照异或和同或逻辑真值表,可以发现: 同或和异或互 为反函数,即: AB=A . B 门电路的几种表示方法表1.15给出了门电路的几种表示方法，本 课程中，均采用“国标”。国外流行的电路符 号常见于外文书籍中，特别在我国引进的一些 计算机辅助分析和设计软件中，常使用这些符 号。 1.4.3 正逻辑与负逻辑 门电路的输入、输出为二值信号,用“0”和“1”表 示.这里的“0”、“1”一般用两个不同电平值来表示. 正逻辑约定 负逻辑约定 正逻辑约定（正逻辑） 若用高电平VH表示逻辑“1”,用低电平VL表示逻辑“0” 负逻辑约定（负逻辑） 若用高电平VH表示逻辑“0”,用低电平VL表示逻辑“1”注意：在本课程中,如不作特殊说明,一般都采用正逻辑表示. VH和VL的具体值,由所使用的集成电路品种以及所 加电源电压而定,有两种常用的集成电路: 1) TTL电路： 电源电压为5伏,VH约为3V左右,VL约为0.2伏左右; 2) CMOS电路： 电源电压范围较宽,CMOS4000系列的电源电压 VDD为3~18伏. CMOS电路的VH约为0.9 VDD,而VL 约为0伏左右. 对一个特定的逻辑门,采用不同的逻辑表示时,其门的 名称也就不同.电平真值表 Vi1 Vi2 VL VL VL VH VH VL VH VH 正负逻辑转换举例 正逻辑(与非门) A B Y 0 0 1 0 1 1 1 0 1 1 1 0 负逻辑(或非门) A B Y 1 1 0 1 0 0 0 1 0 0 0 1Vo VH VH VH VL 1.5逻辑代数的基本定律和规则1 逻辑函数的相等 设有两个逻辑:F1=f1(A1,A2,…,An) F2=f2(A1,A2,…,An) 如果对于A1,A2,…,An 的任何一组取值(共2n组), F1 和 F2均相等,则称F1和 F2相等. ★ 两个函数的真值表相等,则这两个函数一定相等. 2 基本定律① 0－1律 ②自等律 ③重迭律 ④互补律 ⑤交换律 ⑥结合律 ⑦分配律 ⑧反演律 ⑨还原律 A ? 0= 0 A ?1= A A ?A= A A ? A= 0 A ? B= B ? A A(BC)=(AB)C ; ; ; ; ; ; A+1= 1 A+0= A A+A= A A+A= 1 A+B=B+A A+(B+C)=(A+B)+C A+BC=(A+B)(A+C) AB=A + BA(B+C)=AB+AC ; A+B=A?B ;= A= A反演律也称德?摩根定理,是一个非常有用的定理. 3 逻辑代数的三条规则 (1) 代入规则 任何一个含有变量x的等式,如果将所有出现x的位置, 都用一个逻辑函数式F代替,则等式仍然成立. 例: 已知等式 A+B=A ? B ,有函数式F=B+C,则 用F代替等式中的B, 有 即A+(B+C)=A B+C A+B+C=A B C由此可以证明反演定律对n变量仍然成立. (2) 反演规则 设F为任意逻辑表达式,若将F中所有运算符、常量及变 量作如下变换：? ++ ?0 11 0原变量 反变量反变量 原变量则所得新的逻辑式即为F的反函数，记为F。 例 已知 F=A B + A B, 根据上述规则可得：F=(A+B)(A+B) 例 已知 F=A+B+C+D+E, 则F=A B C D E由F求反函数注意： 1）保持原式运算的优先次序； 2）原式中的不属于单变量上的非号不变； (3) 对偶规则 设F为任意逻辑表达式,若将F中所有运算符和常量作 如下变换：? +例 例+ ?0 11 0F’=(A+B)(C+D) F’=A B C D E则所得新的逻辑表达式即为F的对偶式，记为F’. F=A B + C D F=A+B+C+D+E 对偶是相互的,F和F’互为对偶式.求对偶式注意： 1）保持原式运算的优先次序； 2）原式中的长短“非”号不变； 3）单变量的对偶式为自己。 对偶规则若有两个逻辑表达式F和G相等，则各自的对偶式F’ 和G’也相等。使用对偶规则可使得某些表达式的证明更加方便。例： 证明 A+BC=(A+B)(A+C)对偶关系 A(B+C)=AB+AC 4 逻辑代数的常用公式 1）消去律 证明： AB+AB=A(B+B)=A?1=A 2) 吸收律1 证明： A+AB=A(1+B)=A?1=A对偶关系 对偶关系AB+AB=A(A+B)(A+B)=AA+AB=AA(A+B)=A 3) 吸收律2 证明：A+AB=A+BA+AB=(A+A)(A+B)=1?(A+B) 对偶关系 A(A+B)=AB =A+B 4）包含律 证明：AB+AC+BC=AB+ACAB+AC+BC =AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB(1+C)+AC(1+B) =AB+AC对偶关系(A+B)(A+C)(B+C) =(A+B)(A+C) 5 关于异或和同或运算 对偶数个变量而言， 有 A1A2...
An=A1 ? A2 ?... ?An 对奇数个变量而言， 有 A1A2...
An=A1 ? A2 ?... ?An 异或和同或的其他性质: A
A=0 A ? 1=A A ? 0 =A A ? A= 1★ ★利用异或门可实现数字信号的极性控制. 同或功能由异或门实现. 思考题 F(A,B,C)=AB+AC = AB AC = (A+C)(A+B) = A+C+A+B = AC+AB 1.6 逻辑函数的标准形式 1.6.1 常用的逻辑函数式F(A,B,C) =AB+AC =(A+C)(A+B) =AB?AC =A+C+A+B =AB+AC与或式 或与式 与非－与非式 或非－或非式 与或非式 1.6.2 函数的“与C或”式和“或C与”式 “与C或”式 指一个函数表达式中包含若干个与”项，这些“与” 项的“或”表示这个函数。 例： F(A,B,C,D)=A+BC+ABCD “或C与”式 指一个函数表达式中包含若干个“或”项，这些 “或”项的“与”表示这个函数。 例 ：F(A,B,C,D)=(A+C+D)(B+D)(A+B+D) 1.6.3 最小项和最大项 1 最小项的概念 （1）最小项特点 最小项是“与”项。①n个变量构成的每个最小项，一定是包含n个因子 的乘积项； ② 在各个最小项中，每个变量必须以原变量或反变 量形式作为因子出现一次，而且仅出现一次。 例 有A、B两变量的最小项共有四项(22)：ABABABAB例 有A、B、C三变量的最小项共有八项(23)： ABC、ABC、ABC、ABC、ABC、ABC、ABC、ABC （2） 最小项编号 任一个最小项用 mi 表示，m表示最小项，下标 i 为使该最小项为1的变量取值所对应的等效十进制数。 例 ：有最小项 A B C,要使该最小项为1，A、B、C的取 值应为0、1、1，二进制数 011所等效的十进制数为 3， 所以 ABC = m3 注意： a 说明变量数ABCD BACABC m3 ABCm5 m5b 变量要有序排列 (3) 最小项的性质 ① 变量任取一组值，仅有一个最小项为1，其他最小项为 零； ② n变量的全体最小项之和为1； ③ 不同的最小项相与，结果为0； ④ 相邻的最小项相“或”，可以合并成一项，并可以消 去一个变量因子。 相邻的概念： 两最小项如仅有一个变量因子不同，其他 变量均相同，则称这两个最小项相邻. 相邻最小项相“或”的情况：例：A B C+A B C =A B任一 n 变量的最小项，必定和其他 n 个不同最小项相邻。 2 最大项 （1）最大项特点 最大项是“或”项。①n个变量构成的每个最大项，一定是包含n个因子的 “或”项； ② 在各个最大项中，每个变量必须以原变量或反变量 形式作为因子出现一次，而且仅出现一次。 例 有A、B两变量的最大项共有四项： A+ B A+ B A+ B A+ B 例 有A、B、C三变量的最大项共有八项： A+B+C、A+B+C、A+B+C、A+B+C、 A+B+C、A+B+C、A+B+C、A+B+C (2) 最大项编号 任一个最大项用 Mi 表示，M表示最大项，下标 i 为使该最大项为0的变量取值所对应的等效十进制数。 例 ：有最大项 A +B+ C,要使该最大项为0，A、B、C 的取值应为1、0、0，二进制数 100所等效的十进制数为 4，所以 A+B+C =M4 (3) 最大项的性质 ① 变量任取一组值，仅有一个最大项为0，其它最大项 为1； ② n变量的全体最大项之积为0； ③ 不同的最大项相或，结果为 1； ④ 两相邻的最大项相“与”，可以合并成一项，并可以 消去一个变量因子。 相邻的概念：两最大项如仅有一个变量因子不同，其他 变量均相同，则称这两个最大项相邻。 相邻最大项相“与”的情况： 例：(A+B+C)(A+B+C)=A+B任一 n 变量的最大项，必定和其他 n 个不同最大项相邻。 3 最小项和最大项的关系 三变量m3＝ ABC M3＝ A+B+C 又如： M ＝m 5 5Mi = mi或M3＝m3编号下标相同的最小项和最大项互为反函数 结论：m i = Mi 1.6.4 逻辑函数的标准与或式和标准或与式 1 标准与或式最小项之和式是一“与或”式，且每个与项都是最小项。例：F(A,B,C) = ABC + ABC +ABC =Σm(2 , 4 , 6) =Σ(2 , 4 , 6)任一逻辑函数都可以表达为最小项之和的形式,而且 是唯一的. 例 :该式不是最小项之和形式 F(A,B,C) = A B +A C =AB（C+C）+AC（B+B） =ABC+ABC+ABC+ABC=Σm（1，3，6，7） 2 标准或与式 逻辑函数的最大项之积的形式为“或与”式。 例：F(A,B,C) = (A+B+C)(A+B+C)(A+B+C) =Π M (0 , 2 , 4 ) = Π (0 , 2 , 4 )任一逻辑函数都可以表达为最大项之积的形式,而且 是唯一的. 例 : F(A,B,C) = (A + C )(B + C)=(A+B ? B+C)(A ? A+B+C)=(A+B+C)(A+B+C)(A+B+C)(A+B+C) =Π M (1 , 4 , 5 , 6 ) 3 标准与或式和标准或与式的关系例 已知F(A,B,C)=Σm(0, 3 , 4 , 5)求F(A,B,C)=Σm(？) 由最小项的性质可知∑ni =1mi = 1即Σm(0, 1, 2, 3, 4, 5, 6, 7)=1 而F + F =1故 F(A,B,C)=Σm(1，2，6，7) F(A,B,C)=Σm(1, 2 , 6 , 7) = Πm (1, 2 , 6 , 7) = ΠM (1, 2 , 6 , 7) F(A,B,C)=Σm(0，3，4，5) = ΠM (0，3，4，5)结论若F = Σmij≠i则 F = Σmj=Π Mij≠i i j≠iF = Σ mj j≠i=Π mj = Π Mj 已知逻辑函数F的最小项之和、最大项之 积或其反函数F的最小项之和、最大项之积之 一，皆可求其它表达式。例 : F (A , B , C) = Σ(0 , 2 , 5 )=Π(1 , 3 , 4 , 6 , 7) F (A , B , C) = Σ(1 , 3 , 4 , 6 , 7) =Π (0 , 2 , 5 )例 : F (A , B , C) = ABC+BC = Σ(3 , 6 , 7 ) 4 F、F、F’最小项之和间的关系例 已知F’(A,B,C)=Σm(0, 2, 3 , 5)求F(A,B,C)=Σm(？) 提示：F’ F F 1.7 逻辑函数式与真值表 真值表与逻辑表达式都是表示逻辑函数的方法。 （1） 由逻辑函数式列真值表 由逻辑函数式列真值表可采用三种方法，以例说明： 例： 试列出下列逻辑函数式的真值表。F（A，B，C）=AB+BC 方法一：将A、B、C三变量的所有取值的组合（共八 种），分别代入函数式，逐一算出函数值，填 入真值表中。 方法二：先将函数式F表示为最小项之和的形式：F（A，B，C）=AB（C+C）+BC（A+A） =ABC+ABC+ABC =Σm（3，6，7）最后根据最小项的性质，在真值表中对应于ABC取值为 011、110、111处填“1”，其它位置填“0”。 方法三：根据函数式F的含义，直接填表。 函数F=AB+BC表示的含义为： 1）当A和B同时为“1”（即AB=1）时，F=1 2）当B和C同时为“1”（即BC=1）时，F=1 3）当不满足上面两种情况时，F=0 A 0 0 0 0 1 1 1 1B 0 0 1 1 0 0 1 1C 0 1 0 1 0 1 0 1F 0 0 0 1 0 0 1 1方法三是一种较好的 方法，要熟练掌握。 例:F=(AB) (BC) F=F1F2令: F1=(AB) ; F2=(BC)A 0 0 0 0 1 1 1 1B 0 0 1 1 0 0 1 1C F1 0 0 1 0 0 1 1 1 0 1 1 1 0 0 1 0F2 0 1 1 0 0 1 1 0F F 0 1 0 1 1 0 0 1 0 1 1 0 0 1 0 1（2）由真值表写逻辑函数式 根据最小项的性质，用观察法，可直接从真值表写出 函数的最小项之和表达式。 例：已知函数F的真值表如下，求逻辑函数表达式。A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 F 0 1 0 1 1 0 0 1 A 0 0 0 0 1 1 1 1B 0 0 1 1 0 0 1 1C 0 1 0 1 0 1 0 1F 解：由真值表可见，当 0 ABC取001、011、 1 100、111时，F为 0 “1”。 1 1 0 0 1所以，F由4个最小项组成：F（A，B，C）=Σm（1，3，4，7） =ABC+ABC+ABC+ABC 逻辑表达式与逻辑图 （1）由逻辑图写逻辑函数式 4.逻辑表达式与逻辑图A B C&FF=(A+B)C （2）由逻辑函数式画逻辑图F=AB+ACA B1&F&C共有三级门构成： 第一级：或门 第二级：与门第三级：非门与门实现与项，与门的个数等于与门的个数； 每个与门有多少个输入端是由此项的因子数决定。 思考题要实现下列逻辑函数至少需要多少个门电路？F(A,B,C)=AB+AC+BC 1.8 逻辑函数的化简 化简的意义: ①节省元器件,降低电路成本; ② 提高电路可靠性; ③ 减少连线,制作方便. 逻辑函数的几种常用表达式: F(A,B,C) =AB+AC =(A+C)(A+B) =AB?AC =A+C+A+B =AB+AC最简与或表达式的标准：与或式 或与式 与非－与非式 或非－或非式 与或非式1） 所得与或表达式中，乘积项（与项）数目最少； 2） 每个乘积项中所含的变量数最少。 逻辑函数常用的化简方法有： 公式法、卡诺图法和列 表法。本课程要求掌握公式法和卡诺图法。 1.8.1 公式化简法 针对某一逻辑式,反复运用逻辑代数公式消去多余的乘积项和每个乘积项中多余的因子,使函数式符合最简标准. 化简中常用方法: (1) 并项法 例: 在化简中 注意 代入规则 的使用 (2)吸收法 例：AB+AB=A F=ABC+ABC+ABC+ABC =（AB+AB）C+（AB+AB）C =（AB）C+（A?B）C =（A
B）C=C 利用公式 A+AB=A利用公式F=A+ABC B+AC+D+BC =(A+BC)+(A+BC)B+AC+D =A+BC (3) 消项法利用公式 AB+AC+BC=AB+AC例：F=ABCD+AE+BE+CDE =ABCD+(A+B)E+CDE =ABCD+ABE+CDE =ABCD+(A+B)E =ABCD+AE+BE利用公式(4) 消因子法A+AB=A+B F=AB+AC+BC =AB+（A+B）C =AB+ABC =AB+C A+A=1 ；A ? 1=A 等 (5) 配项法 利用公式 例： F=AB+AC+BC =AB+AC+(A+A)BC =AB+AC+ABC+ABC =(AB+ABC)+(AC+ABC) =AB+AC例： 对比较复杂的函数式，要求熟练掌握上述方法，才能 把函数化成最简。练习 F=AB(ACD+AB+CD)(A+B) F=AB+BC+BC+AB 1.8.2 卡诺图化简法 该方法是将逻辑函数用一种称为“卡诺图”的图形来表 示,然后在卡诺图上进行函数的化简的方法. 1 卡诺图的构成 卡诺图是一种包含一些小方块的几何图形,图中每个小 方块称为一个单元,每个单元对应一个最小项.两个相邻的 最小项在卡诺图中也必须是相邻的. 卡诺图中相邻的含义: ① 几何相邻性,即几何位置上相邻,也就是左右 紧挨着或者上下相接; ② 对称相邻性,即图形中对称位置的单元是相 邻的. 卡诺图的画法 例 三变量卡诺图11 ABC m3 ABC m7 10 ABC m2 ABC m6循环码相邻性规则 m1 m3 m7 m2BC 00 01 A 0 ABC ABC m0 m1 1 ABC ABC m4 m5相邻性规则 m2（对称）m0 m4m1 二、四、五变量卡诺图A 0 1 B 0 0 2 1 1 3CD AB 00 01 11 10 00 0 4 12 8 01 1 5 13 9 11 3 7 15 11 10 2 6 14 10 CDE AB 000 001 011 00 01 11 10 0 8 24 16 1 9 25 17 3 11 27 19010 2 10 26 18110 6 14 30 22111 101 7 15 31 23 5 13 29 21100 4 12 28 202 逻辑函数的卡诺图表示法 用卡诺图表示逻辑函数，只是把各组变量值所对应的 逻辑函数F的值，填在对应的小方格中。 （其实卡诺图是真值表的另一种画法）例： F（A，B，C）=ABC+ABC+ABC用卡诺图表示为：BC 00 A 0 0 1 0 01 0 1 m5 11 1 m3710 0 01m 3 在卡诺图上合并最小项的规则 当卡诺图中有最小项相邻时（即：有标1的方格相邻)， 可利用最小项相邻的性质，对最小项合并。 规则为： （1） 卡诺图上任何两个标1的方格相邻，可以合为1 项，并可消去1个变量。 例：BC 00 A 0 0 1 001 0 111 1 110 0 0ABC+ABC =BCABC+ABC=AC CD AB 00 01 11 10 1 1 00 1 01 11 10 1 ABD ABD（2）卡诺图上任何四个标1方格相邻，可合并为一项，并 可消去两个变量。 四个标1方格相邻的特点： ①同在一行或一列； ②同在一田字格中。 例：CD AB 00 01 11 10 CD 00 1 01 1 11 1 1 1 1 BD 10 1 AB AB同在一个田字格中CD 00 1 1 1 1 BD 1 1 1 01 11 10 1 00 01 11 10同在一行或一列 （3）卡诺图上任何八个标1的方格相邻，可以并为一 项，并可消去三个变量。例：CD AB 00 01 11 10 00 1 1 01 1 1 11 1 1 10 1 1 CD AB 00 01 00 1 01 1 11 1 10 1A11 10 1 1 1 1B 小结在n个变量的卡诺图中，只有2的 i 次方个相邻的标1方格 （必须排列成方形格或矩形格的形状）才能圈在一起， 合并为一项，该项保留了原来各项中n-i 个相同的变 量，消去i个不同变量。 4 用卡诺图化简逻辑函数（化为最简与或式） ①最简标准： 项数最少，意味着卡诺图中圈数最少； 每项中的变量数最少，意味着卡诺图中 的圈尽可能大。 例 将F（A，B，C）=Σm（3，4，5，6，7） 化为最简与或式。 BC 00 A 0 1 10111 110BC 00 A 0 1 10111 110111111F=A+BC （最简）F=AB+BC+ABC（非最简）{=A(B+BC)+BC =A(B+C)+BC =ABC+BC =A+BC} ② 化简步骤（结合举例说明） 化简步骤 (1) 由表达式填卡诺图; (2) 圈出孤立的标1方格; (3) 找出只被一个最大的圈所覆盖的标1方格,并 圈出覆盖该标1方格的最大圈; (4) 将剩余的相邻标1方格,圈成尽可能少,而且 尽可能大的圈. 例将F（A,B,C,D）=Σm（0,1,3,7,8,10,13）化为最简与或式。 解： (1) 由表达式填卡诺图; AB CD 0000 101 111 1 110(2) 圈出孤立的标1方格;01 11 10 1 1m131 CD AB 00 01 11 10 1 1 1 00 1 01 1 11 1 1 10ABC ACD ABCD ABD(3) 找出只被一个最大的圈所覆盖的标1方格,并 圈出覆盖该标1方格的最大圈;m7,m10(4) 将剩余的相邻标1方格,圈成尽可能少,而且 尽可能大的圈. m0,m1 (5) 将各个对应的乘积项相加,写出最简与或式.F(A,B,C,D)=ABCD+ACD+ABD+ABC 例： F(A,B,C,D)=AC+ACD+ABD+BC+BCDCD AB 00 01 11 10 1 00 1 1 01 1 1 1 1 1 1 11 10 1 1F(A,B,C,D)=ABD+BD +AD+CD 一种特殊情况：C 0 AB 00 01 11 10 1 1 1 1 1 1 1F=AB+BC+AB+BCC 0 AB 00 01 11 10 1 1 1 1 1 1 1F=AB+BC+ACF=AB+BC+AC得到两种化简结果，也都是最简的。 ③ 化简中注意的问题 (1) 每一个标1的方格必须至少被圈一次; (2) 每个圈中包含的相邻小方格数,必须为2的整数次幂; (3) 为了得到尽可能大的圈,圈与圈之间可以重叠;CD AB 00 01 11 10 1 00 1 1 01 1 1 1 1 1 1 11 10 1 1 (4) 若某个圈中的所有标1方格,已经完全被其它圈所 覆盖,则该圈为多余的. 例如: 蓝色的圈为多余的.CD AB 00 01 11 10 1 1 1 1 00 01 11 1 1 1 1 10F=ABC+ACD+ACD+ABC + (BD) ④ 用卡诺图求反函数的最简与或式 方法:在卡诺图中合并标 0 方格,可得到反函数的最简与 或式.例:BC 00 A 0 1 0 001 0 111 1 110 0 1F=AB+BC+AC ?常利用该方法来求逻辑函数F的最简与或非式, 例如将上 式F上 的非号移到右边,就得到F的最简与或非表达式.F=AB+BC+AC 逻辑函数化简的技巧? 对较为复杂的逻辑函数，可将函数分解成 多个部分，先将每个部分分别填入各自的 卡诺图中，然后通过卡诺图对应方格的运 算，求出函数的卡诺图。 ? 对卡诺图进行化简。 例：化简逻辑函数 F=(AB+AC+BD) (ABCD+ACD+BCD+BC)CD AB 00 01 11 1 10 1 1 00 01 11 10 1 1 1 1 1 1 1 1 AB 00 CD 00 01 11 10 1 1 1 1 1 1 1 AB 00 CD 00 01 11 10 1 1 1 1 101 11 10=01 11 1 10F=ABCD+ABC+BCD+ACD 1.8.3 不完全确定的逻辑函数及其化简 在某些实际数字电路中,逻辑函数的输出只和一部分 最小项有确定对应关系,而和余下的最小项无关.余下的 最小项无论写入逻辑函数式还是不写入逻辑函数式,都不 影响电路的逻辑功能.把这些最小项称为无关项. 包含无关项的逻辑函数称为不完全确定的逻辑函数. 利用不完全确定的逻辑函数中的无关项往往可以将函 数化得更简单. 例: 设计一个奇偶判别电路.电路输入为8421BCD码,当输 入为偶数时,输出为 0 ;当电路输入为奇数时,输出为1 . 由于8421BCD码中无这6个码,电路禁止输 入这6个码.这6个码对应的最小项为无关项. A B C D真值表奇偶 判别 电路 F A 0 0 0 0 0 0 0 0 B 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 F 0 1 0 1 0 1 0 1 A 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 F 0 1 × × × × × ×F(A,B,C,D)=Σm(1,3,5,7,9) +Σd(10 ~ 15)F(A,B,C,D)=Σm(1,3,5,7,9)+Σd(10 ~ 15) CD AB 00 01 11 10 00 0 0 × 0 01 1 1 × 1 11 1 1 × × 10 0 0 × ×若将卡诺图中的×均作0处 理,则化简结果为:F=AD+BCD若将卡诺图中的×任意处理 (即按化简的需要,将有些× 当作0,有些×当作1),则化 简结果为:F=D F(A,B,C,D)=D 完整地将函数写为： Σd(10 ~ 15)=0注意:在无特殊说明的情况下,为使逻辑函数化的更简单, 均应按上述第二种方法处理最小项. 例： F=(A B)CD+ABC+ACD且AB+CD=0函数F表达式成立是在 AB不能同时为1而且CD不能同时为 1这个约束条件下 若不满足条件则F表达式不成立，不成立不是指F为0,是F 的值未定义。CD 00 AB 00 0 1 11 × 10 0 01 01 1 1 × 0 10 × 0 × 1 × × × 1 11F(A,B,C,D)=B+AD+ACAB+CD=0 1.8.4逻辑函数式化简为其它形式1 与非―与非式由最简的与或式，经过两次求反，可得与非―与非式F = AB + AC= AB + AC= AB ? AC 2与或非式求出反函数 F 的最简与或式，再对 F 求反F = A C + ABF = F = A B + AC( ) 3或与式由最简的与或式，运用两次求对偶或两次求反 可得或与式F = A C + AB利用反演规则，再对F 求反 F = F = (A + C ) A + B( )() 4 或非―或非式 最简的或与式，经过两次求反，可得或非―或非式F = (A + C ) A + B( ) = ( A + C ) (A + B )= A+C + A+ B 1.8.6 多输出逻辑函数的化简 实际的数字电路，常常是一个多输出电路，即对应 于相同一组输入变量，存在多个输出函数。 多输出函数的化简也是以单个函数的化简方法为 基础，但要考虑到整体电路最简。 例:F1(A,B,C)=Σm(1,4,5) F2(A,B,C)=Σm(1,3,7)若按单个函数化简方法BC A 00 0 1 1 01 1 1 11 10 BC A 00 0 1 01 1 11 1 1 10 化简的结果为：F1=AB+BC F2=AC+BCBC A 00 0 1从整体出发，考虑函数的化简BC A 00 0 1 1 01 1 1 11 10 01 1 11 1 1 10化简的结果为：F1=ABC+AB F2=ABC+BC 第一章 小结一、数制与码 1、常用数制 （二，十，八，十六）2、数制转换 （二～十；二～十六；二～八） 3、码 （BCD码；格雷码）BCD码：8421码，2421码，5421码，余3码 二、逻辑代数 1、基本运算（三种）；复合运算（五） 2、基本定律；三个规则；四个公式反演律，反演规则3、函数的表示方法表达式（五种）；真值表；二者间转换4、函数的化简公式；卡诺图无关项在卡诺图中的应用 第2章逻辑门电路逻辑门：完成一些基本逻辑功能的电子电路。现使用的 主要为集成逻辑门。 首先介绍晶体管的开关特性 着重讨论TTL和CMOS门电路的逻辑功能和电气特性 简要介绍其他类型的双极型和MOS门电路 2.1 晶体管的开关特性 在数字电路中,常将半导体二极管,三极管和场效应管 作 为开关元件使用。 理想开关: 接通时阻抗为零;断开时阻抗为无穷大; 两状态之间的转换时间为零。 实际半导体开关: 导通时具有一定的内阻;截止时有一定 的反向电流;两状态之间的转换需要时间。 2.1.1 半导体二极管的开关特性 下面以硅二极管为例DID(mA)(1) 导通条件及导通时的特点0 VD 0.5 ViD+ Vi &0.7 R硅二极管伏安特性 电路图 VDK+ Vi &0.7 R近似等 效电路+ Vi &0.7 K R简化等 效电路(2) 截止条件及截止时的特点D+ Vi&0.5 R+电路图Vi &0.5 -R简化等 效电路 (3) 开关时间① 开启时间: 由反向截止转换为正向导通所需要的时间. 二极管的开启时间很小,可忽略不计。②关断时间: 由正向导通转换为反向截止所需要的时间。 二极管的关断时间大约几纳秒。 Vcc2.1.2 半导体三极管的开关特性IC RC Vo(1) 饱和导通条件及饱和时的特点 饱和导通条件: IB≥IBS=ICS βViRb IB≈VCC βRC三极管开关电路饱和导通时的特点: VBE≈0.7V VCE=VCES=0.1~0.3V发射极和集电极之间如同闭合的开关 (2) 截止条件及截止时的特点 截止条件: VBE&0.5V (硅三极管发射结导通电压) 截止时的特点: 发射结和集电结均为反向偏置,IB≈IC≈0, 发射极和集电极之间如同断开的开关。b c + _ 0.1~0.3V b c三极管开关的近 似直流等效电路+ 0.7V _ee饱和时截止时 (3) 开关时间 开启时间ton : 三极管由截止到饱和所需要的时间, 纳秒(ns)级。 关断时间toff : 三极管饱和由到截止所需要的时间, 纳秒(ns)级, toff & ton。toff的大小与工作时三极管饱和导通的深度有关,饱和程度 越深, toff 越长,反之则越短。 2.1.3 MOS管的开关特性 MOS管的三个工作区： 截止区；非饱和区；饱和区。GVCC RD DSNMOS 管开关 电路MOS管作开关使用时，通常工作在截止区和非饱和区。 数字集成电路中常用的MOS管为P沟道增强型和N沟道增 强型。 (1) 导通条件及导通时的特点(以NMOS管为例) 导通条件: VGS & VTN(VTN为NMOS管的开启电压)导通时的特点: 在开关电路中,MOS管导通时一般工作 在非饱和区,这时要求VGS & VTN +VDS ,导通电阻RDS为几 百欧姆。 (2) 截止条件及截止时的特点 截止条件: VGS &VTN截止时的特点: 漏―源之间没有形成导电沟道,呈高阻状 态,阻值一般为109~1010Ω,MOS管截止。 VDD RDVDD RDD GNMOS管开关近 似直流等效电路 (3) 开关时间D GRDS (几百Ω)S S导通状态截止状态MOS管本身的开关时间很小.组成开关电路时,由于管 子间的寄生电容和布线电容的存在,加上MOS管的输入、 输出阻抗较大,使输入、输出电路的充放电时间常数增加, 影响了开关时间。 2.2 分立元件门电路 2.2.1 二极管门电路 1. 二极管与门 A B C&DA DB DC VCC(5V) ROA F B CF 原理图逻辑符号 假设：二极管为理想开关； 输入信号VIL=0V,VIH=3V. VCC(5V)分两种情况分析： 1) A、B、C三端输入均为3V 二极管DA、DB、DC均导通 F=3V 3V A 0V 0V B 3V 3V CDA DB DCROF 0V 3V2) A、B、C三端输入有0V信号输入时，如A、B为0V, C 端输入3V 二极管DA、DB导通,DC截止 F=0V 综上所述:电路为二极管与门 2. 二极管或门 A B C≥1F 逻辑符号0V A 3V 3V B 0V 0V CDA DB DCF 0V 3V 原理图RO VCC(-5V)假设：二极管为理想开关； 输入信号VIL=0V,VIH=3V。 分两种情况分析： 1) A、B、C三端输入 均为0V，二极管DA、DB、DC均导 通 F=0V 2) A、B、C三端输入有 3V信号输入时，如A、B为3V, C端输入0V， 二极管DA、DB导通,DC 截止 F=3V Vcc(3V) RC2.2.2 三极管门电路 1. 非门Vi1kΩ 1.5kΩ VBR1 R2 Vo10kΩ工作原理(设三极管电流放大倍数β=30)VBB(-5V)三极管非门电路① Vi=0V,则三极管基极电位VB&0V,满足截止条件 VBE&0.5V, 三极管截止,IC=0, VO=Vcc=3V, 为高电平。 ② Vi=3V，三极管饱和。因为饱和时VB=0.7V,基极电流 IB=(Vi－VB)/R1－(VB － VBB)/R2 =(3 －0.7)/1.5 －(0.7 －(－5))/10 =0.96mAVi Vcc(3V) RC1kΩ 1.5kΩ VBR1 R2 Vo10kΩ而三极管饱和时所需要的最小基极电流 IBS=ICS/β=(Vcc－VCE)/(RC? β) =(3 －0.3)/(1×30)=0.09mAVBB(-5V)三极管非门电路 结论: 由于 IB&IBS所以,三 极管饱和.输出为低电平. VO=0.1~0.3V 2.3 TTL门电路 三极管―三极管逻辑门电路(TTL),是指输入端和输出 端都用三极管的电路,简称TTL电路,是双极型数字集成电 路。 2.3.1TTL与非门典型电路及其工作原理(1) 电路组成 电路分三个部分: 输入级、中间级、输出级。 ① 输入级：R1、T1、D1、D2 T1为多发射极晶体管b A B e b cA B R1 R2Vcc(5V) R44kΩ1.6kΩ130ΩT4T1T2D3F T5D1D2R3Ae1Be21kΩc输入级中间级 输出级 D1、D2 为钳位二极管，起保护T1管的作用。 ② 中间级: R2、T2、R3 分相、放大作用 ③ 输出级: R4、T4、T5、D3 输出级特点： 静态功耗低，开关速 度快，这种电路结构 称为推拉式电路。 输入极 (2) 工作原理 中间极 输出极A B T5 D1 D2 R3 T1 T2 R1 R2 Vcc(5V) R44kΩ1.6kΩ130ΩT4D3F1kΩ 设输入信号高低电平分别为 ViH=3.4V; ViL=0.2V PN结正向导通电压为0.7V; 三极管电流放大倍数β=20。 (一) 输入中有低电平 T1管发射结导通,T1管饱和。 A 由于T2基极电压仅为0.3V , 故T2、 T5均截止。B D1 D2 R1 R2 Vcc(5V) R41mA 0.9V 0.2V4kΩ1.6kΩ 5V130ΩT4T1 0mAT2D3F0.3VR33.6VT51kΩT4、D3导通，输出约为3.6V(50.7-0.7=3.6). 输出高电平1。 (二) 输入均为高电平 T1管处于倒置工作状态 (be结反偏,bc结正偏.); 3.4V T2管处于饱和工作状态; T4管处于截止工作状态; T5管处于饱和工作状态; F输出为“0”。 综合上面两种情况,该电路实现与非功能。F=ABA B R1 R2Vcc(5V) R44kΩ 2.1VT11.6kΩ 1VT2130ΩT41.4VD3F3.4VD1 D20.1V 0.7VR3 T51kΩ 2.3.2TTL与非门的电压传输特性电压传输特性是指输出电压VO随输入电压VI的变化规律。 VO=f(VI) 1. 特性曲线分析V0(V)3 2截止区,T5管截止. 线性区,T5管截止,T4管 处于放大区 (射极跟随输出). 转折区,T2、T5由放大 进入饱和,T4进入截止. 饱和区,T5管饱和.0.5 1 1.5Vcc(5V) R1 R2 R410VI(V)4kΩ1.6kΩ130ΩT4A BT1T2D3T5FD1D2R31kΩ 2. 主要参数 (1)输出高电平VOH,低电平VOL。 (2)阈值电压VTH: 转折区中间点对应的 输入电压,约为1.4V。V0(V)VOH 3 21 VOL 0VTH 0.5 1 1.5VI(V) (3) 输入端噪声容限 VNH、VNLVO1输出 VOHmin VNH VIHmin VILmax VNL VOLmaxVI1输入11VOVI0输出1输入 2.3.3 TTL与非门的静态输入与输出特性 1. 输入特性 1)输入伏安特性( II=f(Vi) ) 定义：电流流入T1的发射极 方向为正方向。 2)反映出的主要参数0 -0.5 -1.0 -1.5II(mA)0.5 1.0 1.5高电平输入2.1VI(V)40μA低电平输入 (1) IIL (输入低电平电流)一个门电路提供VCC ? VBE1 ? VIL I IL = ? ≈ ?1mA (作为前级门的灌电流 R1 负载.)(2) IIH (输入高电平电流) 一个管脚提供 IIH约在40μA以下。(作为前级门的拉电流负载.) 2.输入端负载特性 在门输入端和地之间接电阻Ri,当电阻从0Ω逐步增加 时，由于电阻内部有电流流过,会使电阻两端电压Vi逐步 增加。 当T1管饱和导通时:VCCR14kΩRi Vi ≈ ( VCC ? VBE1 ) R1 + R iRoff≈0.9kΩ, Ron≈3kΩ。ViT1Ri Vi(V)当Ri小于R0ff时,输入为低 电平;当Ri高于Ron时,输入 为高电平。2 101 2Ri(kΩ)当输入端开路时,看作输入高电平 注意:TTL电路具有此特性,而CMOS电路不 具有此特性 3.输出特性灌电流 拉电流 拉电流 负载 灌电流 负载Vo(V)A B&1 0 Vo1&驱动门负载门灌电流 情况3.0 2.0 1.0拉电流 情况I0(mA)-15 -10 -5 05 10 15 1) 灌电流工作情况 驱动门输出为低电平（T5管饱和，T4管截止）,负载 门电流流入驱动门，流入驱动门的电流值IL取决于和驱动 门相连接的负载门个数,即IL=NIIL(IIL为负载门低电平输 入电流,约为1mA左右) 由曲线可见,对所分析的电路, 当灌电流不超过16mA时,VO不 超过VOLmax=0.4V。称带灌电流 负载能力IOLmax=16mA灌电流 情况3.0 2.0 1.0Vo(V)拉电流 情况I0(mA)-15 -10 -5 05 10 15 一个门在低电平时能驱动同类门的最大个数为: NOL=IOLmax/IIS=16/1.1≈14 (这里的IIS为输入短路电流) 2) 拉电流工作情况 驱动门输出为高电平灌电流 情况3.0 2.0 1.0Vo(V)（T5管截止）,负载门输入电流拉电流 情况I0(mA)由驱动门提供,流出驱动门的电流值IH取决于和驱动门相连接的-15 -10 -5 05 10 15负载门的管脚的个数,即 IH=NIIH右)(IIH为负载门高电平输入电流,约为40μA左从曲线上看，当IO大于5mA时，VO才开始出现下降趋 势，但决定IOHmax值的并不是VOHmax,而是器件的功耗。 在上面讨论的电路中, IOHmax约为400μA。 NOH=IOHmax/IIH=400/40=10 取 min(NOL,NOH)=N 则 min(14,10)=10 定义为扇出系数 2.3.4TTL与非门的动态特性VI050%1. 传输延迟时间tpd 传输延迟时间指门电路的输出信 号相对于输入信号的延迟时间。 1 (tPHL+tPLH) 定义: tpd= 2 一般 tPLH&tPHLVO050%tPHL 导通tPLH截止延迟时间 2. 电源的动态尖峰电流 TTL门电路的功耗等于电源电压VCC和电源电流ICC的 乘积,由于VCC=5V为定值,所以ICC的大小就能反映功耗的 大小.对于上述电路,稳态时,输出为高电平时的电流 ICCH≈1.1mA,输出为低电平时的电流ICCL≈3.4mA。 在动态情况下,特别是当输出电平由低突然变为高的过渡过程中,在某个瞬间,会使门电路中的所有管子均导通, 使电源电流出现尖峰脉冲.尖峰电流有时可达40mA。 电源的动态尖峰电流引起的后果: 1) 使电源的平均电流加大.而且,工作频率越高,平均电 流增加越多; 2)电源的动态尖峰电流通过电源和地线的内阻,形成系统 内部的噪声源。 2.3.5 其他类型的TTL门电路 除与非门外,TTL电路产品中还有各种功能的门,如 或非门、异或门等。具有不同输入、输出结构的门电路 1.集电极开路门(OC门)R1 R2Vcc(5V)(以与非门为例说明) &A4kΩ1.6kΩA B逻辑符号T1T2 F T5FB D1 D2R31kΩ输入级中间级 输出级 说明: OC门的特点: 1) 实现线与功能上拉 电阻&①普通的TTL电路不能将输出 端连在一起,输出端连在一起, 可能使电路形成低阻通道,使电 路因电流过大而烧毁;VCC RA B C DF=AB CD =AB+CD&②由于OC门的集电极是开路的, 要实现正常的逻辑功能,需外加 上拉电阻。 2) 作电平转换器 改变和上拉电阻相连的电源 值，可改变输出高电平的值。 3) 作驱动器 OC门能输出较大的电压 和电流，可直接作为驱动 器驱动发光二极管、脉冲 变压器等。 &10VRLA BF高电平输出电压为10V OC门的缺点：工作速度慢。 原因： 推拉式输出结构被破坏，使输出端负载电 容的充电要经过RL。 2. 三态输出门(TSL门)三态门(TSL门)的输出有三个状态,即: 0,1和高阻,在使 用中,由控制端(称使能控制端)来控制电路的输出状态。 Vcc(5V) R1 R2 R44kΩ1.6kΩ130ΩT4A B EN&FEN1) 当EN=1时,P=1,二 极管截止,电路等效FT1 A B EN 1 1 P R3 T2 D T5D3为普通与非门。 2) 当EN=0时,P=0,T4 和T5均截止,输出 高阻态。1kΩ 三态门的基本用途为实现用一根导线轮流传输几个 不同的数据或控制信号,通常将接受多个门的输出信号的 线称为总线。 总线 A1 EN11FENA21FA31FENEN2 EN EN3 单向总线结构 总线D1 EN 1EN双向总线结构 D21EN当EN=1时D1信号的非送至总线 当EN=0时总线上的信号送至D2注意： 在总线结构中，任一时刻仅允许一个门工作。 思考题：请设计下图中的控制电路，使三态门 G1~G4能在CP脉冲的作用下轮流工作。A1 B1 & G1ENA2 B2 控制&G2ENCP电路A3 B3&G3FENA4 B4&G4EN 2.3.6 TTL数字集成电路的各种系列主要改进 1）传输延迟时间；2）功耗；3）转换特性。 1. 快速型TTL门电路： 降低电阻阻值，减少了延时，但功耗增加 2. 低功耗型TTL门电路： 增大电阻阻值，降低了功耗，但延时增加 综合衡量指标：Ptpd，功耗时延积 3. 肖特基型门电路 抗饱和措施，兼顾功耗和速度矛 盾 TTL集成电路系列型号及性能表系 列 标准系列 低功耗肖 特基系列 肖特基系列 先进低功耗 肖特基系列 高速系列 先进肖特 基系列 快速系列 低功耗系列 型号举例 功耗/门 P(mW) 10
74S00 74ALS00 74F00 74AS00 74H00 74l00 2 19 1 4 10 22 2 传输时延 tpd(ns) 10 10 3 4 3 1.5 6 35 时延功耗积 P tpd(PJ) 100 20 57 4 12 15 132 35电源电压VCC=5V逻辑摆幅3.5V 2.4 其它类型的双极型数字集成电路在双极型的数字集成电路中，除了TTL电路 以外，还有二极管―三极管逻辑（Diode-Transistor Logic,简称DTL）、高阈值逻辑（High Threshold Logic,简称HTL）、发射极耦合逻辑（Emitter Coupled Logic，简称ECL）和集成注入逻辑 （Integated Injaction Logic，简称I2L）等几种 逻辑电路。 2.4.1 ECL门电路 (Emitter Coupled Logic) ECL门电路是一种新型高速逻辑电路,内部采用高速电 流开关型电路,内部放大器工作在放大区或截止区,从根 本上克服了因饱和而产生的存储电荷对速度的影响。 ECL门电路是目前各类集成电路中速度最快的电路. 1ECL门电路的工作原理Rc1 120Ω Rc2 135ΩECL门的核心电路是电流 开关电路.VO1 Vi T1 T2VO2 VR -1.2V电流开关电路实际上是 一个差分放大器。Re 500Ω-VEE(-5V) 设: VR=－1.2V;ViL=－1.6V; ViH=－0.8V;α=0.95 1) 当Vi=ViL时: 由于: VR=－1.2V 所以T2导通,T1截止. Ve=VR－0.7=－1.9V 流过Re的电流为0VRc1 120Ω -0.8V V O1 -0.8V ViRc2 135ΩVO2 T1 T2Re 500Ω0V-0.8V-1.6VVR -1.2V-VEE(-5V)Ie= [－1.9 －(－5)]/0.5=6.2mA 该电流全部流过T2管的集电极,VO2为 VO2=－αIeRC2≈ －0.8V 显然,T2工作在放大区.由于T1截止,所以 VO1=0V 2) 当Vi=ViH时: 由于 VR=－1.2V,所以T1 导通,T2截止, Ve= － 0.8－0.7=－1.5V0V Rc1 120Ω -0.8V V O1 -0.8V V i -1.6V Rc2 135Ω 0VVO2 T1 T2Re 500ΩV0.8VR-1.2V-VEE(-5V) 0VRc1 120Ω -0.8V V O1Rc2 135Ω流过Re的电流为 Ie= [－1.9 －(－5)]/0.5=7mA 该电流全部流过T1管的集电VO2 T1 T2Re 500Ω0V-0.8V V i -1.6VV0.8VR-1.2V极,VO1为 VO1=－αIeRC1≈ －0.8V 显然,T1工作在放大区.由于T2截止,所以 VO2=0V-VEE(-5V) 2.实用的ECL门电路Rc1 Rc2 VR R1T4 F1 AR1.1T5 T3R2 R1.2T’1 BT1 T2A F2 B≥1F2 F1ReR3F1=A+B F2=A+B-VEE 1) 电路由电流开关、基准电压、射极跟随器组成； 2) T4、T5两管（构成射极跟随器）使输入电压和输出电 压一致，同时使输出负载能力提高； 3) 互补输出，同时实现或和或非功能。 3. ECL门电路的主要特点 1. 速度快 1) 开关管导通时工作在非饱和状态,消除了存储电荷效应; 2) 逻辑摆幅小,缩短了寄生电容的充放电时间。 2.带负载能力强 输入阻抗高输出阻抗低。 3.逻辑功能强 互补输出。 4.功耗大 功耗包括电流开关、射极跟随器、参考电源。 5. 抗干扰能力差 逻辑摆幅小，噪声容限低所以抗干扰能力较低 2.5 CMOS门电路 MOS门电路具有制造工艺简单、集成度高、功耗低、 体积小、成品率高等优点。 特别适用于中、大规模集成电路的制造，在目前数字 集成电路产品中占据了相当大的比例 T12.5.1 CMOS反相器的电路结构图中驱动管T2为NMOS管,负载管 T1为PMOS管,为保证电路正常工 作,电源电压VDD大于两管的开启 电压的绝对值之和。CMOS反相器电路图 工作原理: 1) 当VI=0时, T2管截止， T1管导通，F=1;2）当VI=1(VDD)时,T2管导通, T1管截止,F=0。总是工作在一个导通而另一个截止的状态静态功耗极小 CMOS反相器电路图 2.5.5 其它类型的CMOS门电路 1．其他逻辑功能的CMOS门电路CMOS与非门CMOS或非门 2．漏极开路的CMOS门电路（OD门） 用做输出缓冲／驱动器，或者用于 输出电平的变换，可实现线与逻辑。漏极开路输出的与非门 3．CMOS传输门（TG门） 功能是：在控制信号的作用下，实现输入和 输出间的双向传输。CMOS传输门的电路结构和逻辑符号 工作原理：设两管开启电压的绝对值为2V,VDD=5V.输入 信号在0~5V内连续变化。 (1) C=0V,C=5V时，传输门截止.(T1和T2均截止）(2) C=5V,C=0V时，传输门导通.(T1和T2总有一只导通） 关于CMOS传输门： (1)由于MOS为对称的,源极和漏极可以互换,输入和输出 端也可互换,即CMOS传输门为双向的。 (2) 传输门和非门结合,可组成模拟开关。CMOS双向模拟开关的电路结构和符号 4．三态输出的CMOS门电路EN=0 F=A; EN=1 F对外呈高阻。 CMOS三态门可方便地 用于构成总线结构。EN1VDDT’2 T2F AT1 T’1CMOS三态非门 2.5.7 CMOS集成电路的特点和注意事项特点: 1) 功耗低 2) 工作电源电压范围宽 3) 抗干扰能力强 4) 带负载能力强 5) 输出幅度大 使用注意事项: 1) 多余的输入端不能悬空 2) 注意输入电路的过流保护 3) 电源电压极性不能反接,防止输出短路。 2.8 TTL与CMOS电路的接口 1. 由TTL到CMOS的接口电路 驱动门为TTL电路,负载门为CMOS电路,主要考虑的 是电平匹配,连接方法有多种： ① 若CMOS门的电源为5V（和TTL门相同）5V R 1 1TTLCMOS ② 若CMOS门的电源不为5V（和TTL门不同）,则TTL 电路可采用OC门。5V R 1 1 VDDTTLCMOS③ 采用专用集成电路。 2. 由CMOS 到 TTL的接口电路 由CMOS到 TTL的接口电路,除考虑电压匹配外,还 得考虑驱动电流(CMOS电路允许的最大灌电流为0.4mA, 而TTL门的输入短路电流大于1mA), 常用方法有: ① 采用CMOS缓冲转换器VDD(3~18V) VCC(5V)111CMOS缓冲/转换器TTL ② 将同一封装内的CMOS电路并接使用,以增大输出灌电 流。 ③ 采用射极跟随器,增大输出灌电流。 第3章 组合逻辑电路3.1 概述 组合逻辑电路: 电路在任一时刻的输出状态仅由该 时刻的输入信号决定,与电路在此信号输入之前的状态无 关. 3.2 组合逻辑电路的分析 3.2.1 分析方法 分析步骤: (1) 根据逻辑电路图,写出输出逻辑函数表达式; (2) 根据逻辑表达式,列出真值表; (3) 由真值表或表达式分析电路功能. 例: 分析下图所示逻辑电路& P2 A B CP1 P3&&≥1F&P4F=P2+P3+P4 =(A+B+C)?ABC =ABC+ABC P2=A?P1 逻辑功能: P3=B?P1 一致电路 P4=C?P1 P1=ABC真值表: A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1F 1 0 0 0 0 0 0 1 思考题：试分析以下逻辑电路的逻辑功能A B1P1 P2≥1P3&三变量奇校验电路 P5=11F 问：如何改成 偶校验电路≥1P4 C 3.3 组合逻辑电路设计 一般步骤: (1) 由实际逻辑问题列出真值表; (2) 由真值表写出逻辑表达式; (3) 化简、变换输出逻辑表达式； (4) 画出逻辑图。 例: 试用与非门设计一个三变量表决电路,表决规则为少 数服从多数. 解: (1) 列真值表 设: 由A、B、C表示三个输入变量，F表示表决结果。并 设A、B、C为1表示赞成，为0表示反对；F为1表示表决 通过，为0 表示不通过。 A 0 0 0 0 1 1 1 1B 0 0 1 1 0 0 1 1C 0 1 0 1 0 1 0 1F 0 0 0 1 0 1 1 1(2) 化简、求最简函数表达式 BC A 00 0 1 01 11 1 1 1 1 10F=AB+AC+BC =AB?AC?BC (3) 画出电路图 F&&&&ABC 例 设计一个两位二进制数比较器。 解 设被比较的数分别为 A=A1A0,B=B1B0;比较的结果 为:A1A0&B1B0时，输出F1=1； A1A0=B1B0时，输 出F2=1； A1A0&B1B0时，输出F3=1. A1 0 0 0 0 0 0 0 0A0 0 0 0 0 1 1 1 1B1 0 0 1 1 0 0 1 1B0 0 1 0 1 0 1 0 1F1 0 0 0 0 1 0 0 0列真值表： F2 F3 A1 A0 1 0 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 1B1 0 0 1 1 0 0 1 1B0 0 1 0 1 0 1 0 1F1 1 1 0 0 1 1 1 0F2 0 0 1 0 0 0 0 1F3 0 0 0 1 0 0 0 0 画卡诺图化简： F1=A1B1+A1A0B0+A0B1B0B1B0 A1 A0 00 00 01 11 10 1 1 1 1 1 1F2=A1A0B1B0+ A1A0B1B0 + A1A0B1B0 + A1A0B1B0B1B0 A1A0 00 11 10 00 1 1 1 1F101011110F201 11 10 F3=A1B1+A1A0B0+A0B1B0B1B0 A1 A0 00 00 01 01 1 11 1 1 10 1 1F3按F1、F2和F3表达式 可方便地用门电路实现 比较器的逻辑功能。11 10 1 3.4 组合逻辑电路中的冒险 前面分析组合逻辑电路时，没有考虑门电路的延迟时 间对电路的影响。实际上，由于门电路延迟时间的关系， 可能会使逻辑电路产生错误输出。通常把这种现象称为 竞争冒险。 产生冒险的原因A1 ≥1F=A+A=1 理想情况以例说明A A F 实际情况造成冒险的原因是由于A和 A到达或门的时间不同。 再举一例AA C B1&AC ≥1B F=AC+BC C C AC BC F& BC(分析中略去与门和或门的延时） 产生冒险的原因之一 ： 电路存在由非门产生的互补信 号，且互补信号的状态发生变化 时有可能出现冒险现象。毛刺 消去冒险的方法 1. 发现并消去互补变量 例如：F=(A+B)(A+C) 在B=C=0时，F=AA. 若直接根 据这个逻辑表达式组成电路，就可能出现冒险。 将上式写成：F=AC+AB+BC, 已将AA去掉，则不会出 现冒险。 2. 增加乘积项 例如：F=AC+BC, 当A=B=1时，F=C+C. 若直接根据 这个逻辑表达式组成电路，就可能出现冒险。 将上式写成： F=AC+BC+AB, 这样，当A=B=1时，不 会出现F=C+C,所以C状态的变化，不会影响输出。 3. 输出端并联电容器如果逻辑电路在较慢速度下工作，为了消去冒险，可 以在输出端并联一电容，其容量在4~20pF之间，该电容 和门的输出电阻构成RC低通网络，对窄脉冲起平滑作用。 3.5 可编程逻辑器件和VHDL概述 利用可编程逻辑器件（PLD，Programmable Logic Device）来实现电路的设计 硬件描述语言（HDL，HardwareDescription Language）就是可以描述硬件电路的功能 VHDL是应用最为广泛的国际标准电子设计语言 3.5.1 VHDL基本结构 硬件描述语言的基本格式包括两个要素 输入、输出的定义（即输入、输出说明） 对输出如何响应输入的定义（工作原理） 对应逻辑符号的描述部分：实体（Entity） 对应逻辑关系的说明部分：结构体(Architecture) 1 2 3 4以二输入与门为例： ENTITY and_gate IS ENTITY 实体名 IS PORT(a,b:IN BIT; PORT（端口名：端口模式 y: OUT BIT); END and_端口类型）ARCHITECTURE 结构体名OF 实体名 IS5 6 7 8ARCHITECTURE rtl OF and_gate IS BEGIN “&=”为赋值符 y&=a AND END 3.5.2 VHDL中的中间信号 电路模块内部的信号点，不是模块的输入也不是输出与输入输出端口分开定义，在逻辑功能描述部分定义 仅在一个模块内部有效 1 2 3 4 5 6 7 8 9 10ENTITY fig2 IS PORT(a,b,c : IN BIT; y: OUT BIT); END fig2; ARCHITECTURE ckt OF fig2 IS SIGNAL m :BIT; SIGNAL是关键字，定义m为中间信号 BEGIN 并行赋值语句 m&=a AND y&=m OR END 3.5.3 VHDL描述逻辑电路的进程形式 进程语句（PROCESS）是VHDL常用的子结构描述语句 以2输入与非门为例： 1 LIBRARY IEEE; USE IEEE.STD_LOGIC _1164.ALL; ENTITY nand2 IS PORT(a,b: IN STD_LOGIC; y: OUT STD_LOGIC); END nand2;库说明语句 使用包集合的说明语句2 3 4 5 6实体描述部分 7ARCHITECTURE nand2_l OF nand2 IS 结构体描述部分 8 BEGIN 9 PROCESS (a,b) PROCESS (敏感信号表)敏感信号参数a和b10 VARIABLE tmp:STD_LOGIC_VECTOR(1 DOWNTO 0);变量定义语句，定义tmp为新的变量11 12 13BEGIN tmp:=a&b; CASE tmp IS“: =”为变量赋值符号。“&”为并置运算符 条件选择语句 14 15 16 17 18 19 20 21WHEN”00”=&y&=’1’; WHEN”01”=&y&=’1’; WHEN”10”=&y&=’1’; WHEN”11”=&y&=’0’; WHEN OTHERS=&y&=’X’; END CASE; END PROCESS; END nand2_l;输出状态不定 进程结束语句 第4章 常用组合逻辑功能器件本章将介绍几种常用的中规模集成电路(MSI),这些中 规模集成电路分别具有特定的逻辑功能,称为功能模块,用 功能模块设计组合逻辑电路,具有许多优点. 4.1 自顶向下的模块化设计方法 顶: 指系统功能,即系统总要求,较抽象. 向下:指根据系统总要求,将系统分解为若干个子系统,再 将每个子系统分解为若干个功能模块… …,直至分成 许多各具特定功能的基本模块为止. S1 例: 设计一个数据检测 0 系统,功能表如下: 0 1 数据A、B分别来自两个 1 传感器. S2 0 1 0 1 输出功能 A+B A－B Min(A,B) Max(A,B) B: 数据检测系统B1:输入 传感器数据 B2 计算值顶层B3 选择输出*B11 传感器A B12 传感器B B21 A+B B22 A－B B23 Min(A,B) B24 Max(A,B)* * ： 叶结点***分层设计树B231 比 较 A和BB232 选 择 MinB241 比 较 A和BB242 选 择 Max**** AB11 转换A B12 转换BB2 :计算B传 感 器B1:输入B21 二进制 加法B22 二进制 减法min B231 比较B23 B232 选择B24max B242 选择B241 比较S1 S2B3 输出选择 输出功能选择分层 方框图 4.2 编码器 将信息(如数和字符等)转换成符合一定规则的代码. 4.2.1 二进制编码器 用n位二进制代码对N=2n 个特定信息进行编码的逻辑电路. 输入互相排斥编码器、优先编码器 设计方法: 以例说明 设计一个具有互相排斥输入条件的编码器. 输入: X0 、X1、X2 、X3 对应关系：输入 X0 X1 X2 X3输出：A1、A0A1 0 0 1 1 A0 0 1 0 1 X3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1X2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1X1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1X0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1A1 × 0 0 × 1 × × × 1 × × × × × × ×A0 × 0 1 × 0 × × × 1 × × × × × × ×X1 X0 X3 X2 00 00 01 11 10 × 1 × 101 0 × × × 01 0 × × ×11 × × × × 11 × × × ×10 0 × × × 10 1 × × ×A1=X2+X3X1 X0 X3 X2 00 00 01 11 10 × 0 × 1A0=X1+X3 4线―2线编码器电路图： (1) 编码器在任何时候只允许 有一个输入信号有效; (2) 电路无X0输入端; (3) 电路无输入时,编码器的 输出与X0编码等效.X2 X3 X3 X1 A1 A0≥1≥1 带输出使能(Enable)端的优先编码器: 输出使能端: 用于判别电路是否有信号输入. 优先: 对输入信号按轻重缓急排序,当有多个信号同时 输入时,只对优先权高的一个信号进行编码. 下面把上例4线―2线编码器改成带输出使能(Enable)端的 优先编码器,假设输入信号优先级的次序为:X3,X2,X1,X0. X3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1X2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1X1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1X0 A 1 0 0 1 0 0 0 1 0 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1A0 0 0 1 1 0 0 0 0 1 1 1 1 1 1 1 1X1 X0 E0 00 1 X3 X2 0 00 0 0 01 1 0 0 11 1 0 0 1 10 0 X1 X0 0 XX 00 3 2 0 00 0 0 0 01 0 0 0 11 1 0 1 10 001 0 1 1 1 01 0 0 1 111 0 1 1 1 11 1 0 1 110 0 1 1 1 10 1 0 1 1 A0=X3+X2X1 A1=X2+X3 EO=X3X2X1X0= X3+X2+X1+X0X2 X1 X3 X2≥1 ≥1 & ≥1A0编码器 电路图A1 EOX0 4.2.2 二－十进制编码器 输入: I0 ,I1 ,I2 … …I9,表示十个要求编码的信号. 输出: BCD码. 电路有十根输入线,四根输出线,常称为10线―4线编码器 4.2.3 通用编码器集成电路 1. 8线―3线优先编码器74148输入使能输 入 低 电 平 有 效选通输出 扩展输出输 出 二 进 制 数 的 反 码逻辑图引脚图 74148功能表 例：用两片74148构成16线―4线优先编码器。 高位芯片工作情况：X X X XX X X X X X X X0 1 1 11 0 1 1 1 1 1 1 0 011000 低位芯片工作情况：X X X X01 1 1 01 1 1 1 1 1 1 10 1 1 0 1 1 1 1 111010 问题思考：若用四片74148构成一个32线―5线 编码器，电路如何设计？ 若用八片74148构成一个64线―6线 编码器，电路又如何设计？ 扩展电路设计提示： 1）观察上例编码器低三位输出电路结构， 并找出规律； 2）分析高位输出和各GS之间的关系，将 GS作为输入，高位信号作为输出，设 计一输出电路。 2. 10线－4线优先编码器74147逻辑图引脚图 74147功能表 4.2.4 编码器应用举例 4.2.5 编码器的VHDL描述 一个普通编码器的例子：LIBRARY USE ieee.std_logic_1164. ENTITY encoder IS PORT(input : IN STD_LOGIC_VECTOR(7 DOWNTO 0); y : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END ARCHITECTURE rtl OF encoder IS BEGIN PROCESS(input) BEGIN CASE input IS WHEN “”=&y&=“111”; WHEN “”=&y&=“110”; WHEN “”=&y&=“101”; WHEN “”=&y&=“100”; WHEN “”=&y&=“011”; WHEN “”=&y&=“010”; WHEN “”=&y&=“001”; WHEN “”=&y&=“000”; WHEN OTHERS=&y&=“XXX”; END CASE; END PROCESS; END 一个优先编码器的例子：LIBRARY USE ieee.std_logic_1164. ENTITY priorityencoder IS PORT( input: IN STD_LOGIC_VECTOR(7 DOWNTO 0); y: OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END ARCHITECTURE rtl OF priorityencoder IS BEGIN PROCESS(input) BEGIN IF (input(7)='0') THEN y&= “111”; ELSIF (input(6)='0') THEN y&= “110”; ELSIF (input(5)='0') THEN y&= “101”; ELSIF (input(4)='0') THEN y&= “100”; ELSIF (input(3)='0') THEN y&= “011”; ELSIF (input(2)='0') THEN y&= “010”; ELSIF (input(1)='0') THEN y&= “001”; ELSE y&= “000”; END IF; END PROCESS; END 4.3 译码器/数据分配器 译码是编码的逆过程，作用 是将一组码转换为确定信息。 4.3.1 二进制译码器 输入：二进制代码，有n个； 输出：2n 个特定信息。 1. 译码器电路结构 以2线― 4线译码器为例说明 2线― 4线译码器的真值表为:X0 X1 … Xn-1二进制 译码器 …Y0 Y1yB 0 0 1 1 A 0 1 0 1 Y0 Y1 Y2 Y3 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 12 n ?1 下图为高电平输出有效的2线C 4线译码器电路图,LSB A MSB B 1 1 & Y1 & Y2 & Y3 & Y0Y0=BA=m0 Y1=BA=m1 Y2=BA=m2 Y3=BA=m3思考：若输出为低有效， 则表达式？ 由真值表容易得出: ① 高电平输出有效二进制译码器,其输出逻辑表达式为: Yi=mi (mi为输入变量所对应的最小项) ② 低电平输出有效二进制译码器,其输出逻辑表达式为: Yi=mi (mi为输入变量所对应的最小项) 思考：有三位输入二进制码？ 译码器的另一种结构：矩阵式结构特点：门的扇入数少； 延迟时间长。 2. 译码器的使能控制输入端 1）利用使能输入控制端，既能使电路正常工作，也能 使电路处于禁止工作状态； 2）利用使能输入控制端，能实现译码器容量扩展。 LSB A MSB B1 1& Y0 & Y1EN为使能控制输入端， EN=0，输出均为0； EN=1，输出译码信号。 电路满足：Yi=mi ENY0 A Y1 Y2 B& Y2 & Y3EN ENY3逻辑符号逻辑图 利用使能端实现扩展的例子：I0 I11（1） Y0 A Y1 B Y2Y0 Y1 Y2 Y3当I2=0时，(1)片工作, (2)片禁止. 当I2=1时, (1)片禁止, (2)片工作. 由两片2线―4线译码器 组成3线―8线译码器I2ENY3（2） Y0 A Y1 B Y2Y4 Y5 Y6 Y7ENY3 2线―4线译码器组 成4线--16线译码器 4.3.2 二―十进制译码器 输入: BCD码.(常称4线―10线译码器) 输出: 十个高、低电平.Y1 1 0 1 1 1 1 1 1 1 1 1 Y2 1 1 0 1 1 1 1 1 1 1 1 Y3 1 1 1 0 1 1 1 1 1 1 1 Y4 1 1 1 1 0 1 1 1 1 1 1 Y5 1 1 1 1 1 0 1 1 1 1 1 Y6 1 1 1 1 1 1 0 1 1 1 1 Y7 1 1 1 1 1 1 1 0 1 1 1 Y8 1 1 1 1 1 1 1 1 0 1 1 Y9 1 1 1 1 1 1 1 1 1 0 1真 值 表伪 码A3 0 0 0 0 0 0 0 0 1 1 1A2 0 0 0 0 1 1 1 1 0 0 0A1 0 0 1 1 0 0 1 1 0 0 1A0 0 1 0 1 0 1 0 1 0 1 0Y0 0 1 1 1 1 1 1 1 1 1 1输 出 低 电 平 有 效11111111111111 4.3.3 通用译码器集成电路 (1) 74138 带使能端3线―8线译码器逻辑图引脚图 74138功能表 74138特性：①74138的逻辑表达式为：Yi = miG1 G2 A G2 B② 电路输出低电平有效; ③ S1S2S3=001,电路工作;否则,电路禁止工 作,电路输出均为1。 (2) 74154BIN/SIXTEEN a0 a1 a2 a3 S1 S2 1 2 4 8 & EN 15 Y15 0 Y0(3) 7442BCD/DEC a0 a1 a2 a3 1 2 4 8 0 Y0… …9 Y94线―16线译码器… …4线―10线译码器 4.3.4 数据分配器 数据分配是将一个数据源输入的数据根据需要送到 不同的输出端上去，实现数据分配功能的逻辑电路称为 数据分配器。分配器又叫多路复用器。 数据分配器一般用带使能控制端的二进制译码器实现。BIN/OCT074138输出表达式：Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y71 2 3 4 5A B C G11 2 4Yi = miG1 G2 A G2 B分配器输出表达式：ENDG2A G2BEN6 7Yi = mi EN D 4.3.5显示译码器 用于驱动数码显示器，使其显示有用的 字符或图形 1. 半导体数码管（Light Emitting Diode简称LED）a f b g e d c七段数码管 显示器 七段数码管的两种连接方法： ① 共阴a b c d e f g阳极加高 电平字段 亮。 ② 共阳a b c d e f ga f g e c d b阴极加低 电平字段 亮。 1 3. 显示译码器设计 功能：将表示数字的BCD码转换成七段显示码。 a b c d 输出：七段显示码 e f gD C 输入：BCD码 B A七段 显示 译码 器 D 0 0 0 0 0 0 0 0 1 1化简后表达式: a=ABCD+ABC C B A a b c d e f g 显示 b=ABC+ABC c=ABC 0 0 0 0 0 0 0 0 0 1 0 d=ABC+ABC+ABCD 0 0 1 1 0 0 1 1 1 1 1 0 1 0 0 0 1 0 0 1 0 2 e=A+ABC 0 1 1 0 0 0 0 1 1 0 3 f=AB+ABCD+ABC 1 0 0 1 0 0 1 1 0 0 4 g=ABC+BCD 1 0 1 0 1 0 0 1 0 0 5 化简说明: 1 1 0 0 1 0 0 0 0 0 6 ① 利用了无关项; 1 1 1 0 0 0 1 1 1 1 7 ② 考虑了多输出逻 0 0 0 0 0 0 0 0 0 0 8 辑函数化简中的公 0 0 1 0 0 0 0 1 0 0 9 共项.真值表 思考题： 根据上面设计，判断当输入DCBA为 1010时，LED显示什么字形？ 4. 通用七段显示译码器集成电路 常用的七段显示译码器集成电路有、7448、 等。下面重点介绍七段显示译码器7448。 七段显示译码器7448输出高电平有效，用以驱动共阴 极显示器。
7448实现多位显示由于第1片的RBI为0，而DCBA=0000, 所以满足灭零 条件，RBO=0。第2、3片也满足灭零条件。 第4、5、6片驱动正常显示。 思考题：如第1片输入DCBA不等于两片灭 零条件吗？ 4.3.6 译码器应用举例 1. 译码器实现组合逻辑函数 原理: 二进制译码器能产生输入信号的全部最小项,而 所有组合逻辑函数均可写成最小项之和的形式. 例 试用3线C 8线译码器和逻辑门实现下列函数 F(Q,X,P)=Σm (0，1，4，6，7） 解题的几种方法： ① 利用高电平输出有效的译码器和或门。 F(Q,X,P)=m0+m1+m4+m6+m7PA 0 1 2 3 4 5 6 7X B C Q 高位≥1F（Q，X，P）F(Q,X,P)=m0+m1+m4+m6+m7 ② 利用低电平输出有效的译码器和与非门。 F(Q,X,P)=m0m1m4m6m7PA 0 1 2 3 4 5 6 7X B C Q 高位&F（Q，X，P）F(Q,X,P)=m0m1m4m6m7 ③ 利用高电平输出有效的译码器和或非门。 F(Q,X,P)=m2+m3+m5PA 0 1 2 3 4 5 6 7X B C Q 高位≥1F（Q，X，P） ④利用低电平输出有效的译码器和与门。 F(Q,X,P)=m2m3m5PA 0 1 2 3 4 5 6 7X B C Q 高位&F（Q，X，P）F(Q,X,P)=m2m3m5 2. 计算机输入/输出接口地址译码电路 4.4 数据选择器 功能: 从多路输入数据中选择其中的一路送至输出端. 数据选择器简称MUX,数据选择器的数据输入端数称为 通道数. 数据选择器功能示意图:I0 I1数据输入Y数据输出I 2 -1n选择信号 （地址码）输入 4.4.1 数据选择器的电路结构 以四选一数据选择器为例讨论 功能表 A1 0 0 1 1 A0 0 1 0 1 Y D0 D1 D2 D3 输出函数表达式: Y= (A1A0)D0+ (A1A0)D1 + (A1A0)D2+ (A1A0)D3Y=ΣmiDii=03 电路图： A0 A1 D0 D1 D2 D31 1& & & & ≥1地址Y 输出数据 数据选择器通道扩展：由四选一数据选择器组成 十六选一数据选择器的例子 ZA1 A0 D0 D1 D2 D3YA3 A2A1 A0A1 A0 D0 D1 D2 D3YA1 A0 D0 D1 D2 D3YA1 A0 D0 D1 D2 D3YA1 A0 D0 D1 D2 D3YI0 I1 I2 I3I4 I5 I6 I7I8 I9 I10 I11I12 I13I14 I15 4.4.2 通用数据选择器集成电路 常用MUX集成电路输入数 16 2×8 8 4×4 2×4 8×2 4×2 TTL CMOS(数字) CMOS(模拟) ECL
数据选择器的逻辑符号及输入选通端: 以双四选一MUX74153和MUX74HC4539说明之。 MUX A0 A1 1ST1D0 1D1 1D2 1D3 0 0 G ｝3 1 EN 0 1 2 3Y=( (A1A0)D0+ (A1A0)D1 + (A1A0)D2+ (A1A0)D3)ST1Y2ST2D0 2D1 2D2 2D3 2Y内部结构由与、或、 非等门组成。74153 利用选通控制端实现通道扩展的例子:MUX 1ST1A0 A10 0 G ｝3 1 EN 0 1 2 3A2A2=0 时,由 A1A0选择1Di1Y ≥11D0 1D1 1D2 1D3 2D1 2D2 2D3Y2Y2ST 2D0A2=1时,由 A1A0选择2Di74HC4539 4.4.3 数据选择器应用举例 1. 用数据选择器实现组合逻辑函数 基本思想: 由数据选择器的一般表达式 Y=ΣmiDi 可知,利用地址变量产生所有最小项,通过数据输入信号 Di的不同取值,来选取组成逻辑函数的所需最小项. 例 试用八选一数据选择器74151实现逻辑函数 F(A, B, C)=Σm(0, 2, 3, 5) 解:待实现的函数为: F(A, B, C)=Σm(0, 2, 3, 5) =ABC+ABC+ABC+ABC74151的输出表达式为: Y=(A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3 + A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7)ST 比较两式: 令: ST=0 A2=A ; A1=B ; A0=C D1=D4=D6=D7=0D0=D2=D3=D5=1 Y=F MUX0ST=0 A2=A ; A1=B ; A0=C D0=D2=D3=D5=1 D1=D4=D6=D7=0 Y=FC B A1 0 1 1 0 1 0 0EN 0 0 G7 1 2 0 1 2 3 4 5 6 7 Y=F74151 例：试用四选一MUX实现逻辑函数 F=ABC+ABC+ABC+ABC 解：当MUX被选通时，其输出逻辑表达式为： Y= (A1A0)D0+ (A1A0)D1+ (A1A0)D2+ (A1A0)D3 将函数F写成：F=AB?1+AB?0+AB?C+AB?C 比较两式，令 A1=A；A0=B； D0=1，D1=0，D2=C，D3=C 则 Y=F 注：该题的解法不唯一。ST MUX 0 EN A0 B A1 0 G 0 ｝A 1 0 C C 13YFD0 D1 0 D2 1 D3 2 3 例：用四选一数据选择器实现逻辑函数： F(A,B,C,D)=Σm(1,2,4,9,10,11,12,14,15) 解:CD AB 00 01 11 10 1 1 1 1 1 1 1 00 01 1 11 10 1令数据选择器的地址A1A0=ABAB(CD+CD) =A1A0D0 AB(CD) =A1A0D1 AB(C+D) =A1A0D3 AB(C+D) =A1A0D2 D2=C+D=CD D3=C+D=CDD0=CD+CD=CD?CD D1=CD=CD 电路图：C D C D C D& & &1MUX ST 0 EN A0 B 0 A1 1 G 0 ｝3A D0 D1 0 D2 1 D3 2 3YF&注：上面采用A、B作为地址变量。实际上，地址变量 的选取是任意的，选不同的变量为地址变量时， 数据输入端的信号也要随之变化。 2. 动态显示电路七段数码管驱动电路可分为两种，一种称为静态显示， 另一种称为动态显示。 静态显示：每一个数码管由单独的七段显示译码器驱动。 动态显示：使用数据选择器的分时复用功能，将任意多个 数码管的显示驱动，由一个七段显示译码器来 完成。
4.5 算术运算电路 算术运算电路的核心为加法器. 4.5.1 基本加法器 1. 半加器(HA) 仅考虑两个一位二进制数相加, 而不考虑低位的进位,称为半加。 A BΣCOS C半加器逻辑符号 设: A、B为两个加数，S 为本位的和，C 为本位向高位的 进位。则半加器的真值表、方程式、逻辑图如下所示A 0 0 1 1 B 0 1 0 1 C 0 0 0 1 S 0 1 1 0S=A?B C=AB 逻辑方程A B=1S C&真值表逻辑图 2. 全加器 在多位数相加时,除考虑本位的两个加数外,还须考虑低 位向本位的进位. 例:1 1 +) 1 1 1 1 1 1 1 1 0 1 1 0 1 1 0 0 加数 加数 低位向高位的进位 和实际参加一位数相加,必须有三个量,它们是: 低位向本位的进位 Ci-1 本位加数 Ai 、Bi ； 一位全加器的输出结果为： 本位和 Si ； 本位向高位的进位 Ci 全加器电路设计：Ai Bi Ci-1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Ci 0 0 0 1 0 1 1 1 Si 0 1 1 0 1 0 0 1由两个半加器实现一个全加器 Ci-1Σ（Ai ?Bi） Ci-1 COSiAi BiΣAi ?Bi CO A B i i≥1CiSi=（AiBi+AiBi）Ci-1 + （AiBi+AiBi）Ci-1 =Ai?Bi ?Ci-1 Ci= （AiBi+AiBi）Ci-1+AiBi =（Ai ?Bi ）Ci-1+AiBiAi Bi Ci-1ΣCO CISi Ci全加器逻辑符号 3. 串行进位加法器 当有多位数相加时,可模仿笔算,用全加器构成串行进位 加法器.S3 C3 Σ C2 S2 Σ C1 S1 Σ C0 S0 ΣCOCICOCICOCICOCIA3B3A2B2A1B1A0B0四位串行进位加法器 串行进位加法器特点: 结构简单; 运算速度慢. 4.5.2 高速加法器 (1) 全并行加法器第 一 级 门 第 二 级 门nA Bn nmS CO特点: 速度最快，电路复杂。 (2) 超前进位加法器 设计思想: 由两个加数,首先求得各位的进位,然后再经全 加器算出结果. 全加器的进位表达式: Ci= （AiBi+AiBi）Ci-1+AiBi =AiBi+(Ai+Bi)Ci-1 令: Gi= AiBi---进位产生项 则: Ci=Gi+PiCi-1 Pi= (Ai+Bi)---进位传送项 若两个三位二进制数相加 A=A2A1A0 则: C0=G0 ; B=B2B1B0 C1=G1+P1C0=G1+P1G0 ;C2=G2+P2C1=G2+P2G1+P2P1G0 由Pi 、Gi 并经过两级门电路就可求得进位信号C.实际 实现中,是将求Gi和Pi的电路放进全加器中,而将全加器中求 进位信号的电路去除. 根据Gi 、Pi 来求进位信号C 的电路称为超前进位电路 （CLA） CLA逻辑图： 3位超前进位加法器 4.5.3 通用加法器集成电路 4.5.4 加法器应用举例 1. 用4×2选1数据选择器74157和4位全加器7483，构成 4位二进制加/减器。在二进制补码系统中，减法功能由加“减数”的补码实现。 S 0 1功能 (P)2+(Q)2 (P)2－(Q)2 2. 利用7483(四位二进制加法器)构成8421BCD码加法器. 二进制数和8421BCD码对照表 S=S4S3S2S1 十进制数 二进制数(和) 8421BCD码(和) B=B8B4B2B1 C4 S4 S3 S2 S1 K4 B8 B4 B2 B10 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1K4=C4=0 B=SK4=C4=1 B=S+0110 有溢出 十进制数 16 17 18 19二进制数(和) C4 S4 S3 S2 S1 1 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 18421BCD码(和) K4 B8 B4 B2 B1 1 0 1 1 0 1 0 1 1 1 1 1 0 0 0 1 1 0 0 1K4=C4=1 B=S+0110 无溢出总结上表,可得: ① K4=1 时,需进行加6 (0110) 校正; ② K4=1 有三种情况: a. C4=1 (对应十进制数16,17,18,19) ; b. S4=S3=1 (对应十进制数12,13,14,15) ; c. S4=S2=1(对应十进制数10,11,14,15) . 所以: K4=C4+S4S3+S4S2 A1 A2 A3 A4 B1 B2 B3 B40A1 Σ A2 CO A3 A4 B1 B2 S4 B3 S3 B4 S2 S1 CIC4& &≥10 0A4Σ A3 CO A2 A1 B4 B3 B2 B1 CIK4B8 B4 B2 B10码加法器7483 BCD－二进制码转换器 转换过程： （1） 将BCD码中的每一位的权值用二进制数表示； （2） 将所给BCD码中‘1’所代表的二进制数相加； （3） 相加的结果即为所给BCD码的等效二进制数。 例如，要将BCD码（十进制数87）转换为 二进制，其算式如下： 如两位十进制数的8421BCD码为：B3 B2 B1B0 A3 A2 A1 A0（十位） （个位） 根据对照表，借助半加器和全加器，可设计出 转换电路。 4.6 数值比较器 数值比较器用来判断两个二进制数的大小或相等. 4.6.1 一位数值比较器 表达式: 真 值 表 A B Y(A&B) Y(A&B) Y(A=B) Y(A&B)=AB0 0 1 1 0 1 0 1 0 0 1 0 0 1 0 0 1 0 0 1Y(A&B)=AB Y(A=B)=AB& ≥1逻辑图A B1Y(A&B) Y(A=B) Y(A&B)1& 4.6.2 多位数值比较器 比较两个多位数,应首先从高位开始,逐位比较。 B=B3B2B1B0 例如: A=A3A2A1A0 Y(A&B)=A3B3+(A3B3) A2B2+ (A3B3) (A2B2) A1B1 + (A3B3) (A2B2) (A1B1) A0B0 Y(A&B)=A3B3+(A3B3) A2B2+ (A3B3) (A2B2) A1B1 + (A3B3) (A2B2) (A1B1) A0B0 Y(A=B)=(A3B3) (A2B2) (A1B1)(A0B0 ) 四位数值比较器逻辑表达式 4.6.3 通用数值比较器集成电路 通用数值比较器集成电路有多个品种，属CMOS 电路的4位数值比较器的有74HC85(对应的TTL电路为 74LS85)、CC14585等。 74HC85为带级联输入的4位数值比较器。 (10) (12) (13) (15) (4) (3) (2) (9) (11) (14) (1)COMP 0 1 2 A 3 A&B A=B A&B 0 1 B 2 3B3 1 A&Bin A=Bin 2 3 4 5 6 716 Vcc 15 A3 14 B2 13 A2 12 A1 11 B1 10 A0 9 B0A&B (5) (6) A=B (7) A&BA&Bin A&Bout A=Bout A&BoutGND 8
比较器的扩展: Y(A&B) Y(A=B) Y(A&B) Y(A&B) Y(A=B) Y(A&B) I十六位数值比较 器(并行接法)(A&B)7485A3 B3 A2 B2 A1 B1 A0 B0I(A=B) I(A&B)0 1 0Y(A&B) Y(A&B)7485A3 B3 A2 B2 A1 B1 A0 B00 1 0Y(A&B) Y(A&B)7485A3 B3 A2 B2 A1 B1 A0 B00 1 0Y(A&B) Y(A&B)7485A3 B3 A2 B2 A1 B1 A0 B00 1 0Y(A&B) Y(A&B)7485A3 B3 A2 B2 A1 B1 A0 B00 1 0A15B15A0B0 串行接法和并行接法性能比较: 串行接法电路简单,但速度慢;并行接法电路复杂,速度快. 4.6.4 数值比较器应用举例 例：设计一个求两数之差绝对值电路。 设计思路：先将两数比较，对小的数求补，将得到 的补码与另一数相加，得到结果。 74HC85COMPB0 B1 B21 1 1 174HC83 1 2 3 4 1 2 3 4 CIA0 A1 A2 A31B0 B1 B2 B30 1 2 A 3 A&B A=B A&B 0 1 B 2 3A 1 2 3 4 COY0 Y1A&B A=B A&B1P B3 Q1A01Y2 Y3BA11A21A31 第5章 时序逻辑电路5.1 时序逻辑电路概述 1. 时序逻辑电路的基本概念时序逻辑电路的特点: 电路在任何时候的输出稳定值,不仅与该时刻的输入信号 有关,而且与该时刻以前的电路状态有关;电路结构具有反 馈回路.具有记忆功能存储电路 2. 时序逻辑电路的结构模型X 外部输入信号 组合电路 Z 外部输出信号存储电路 状态信号 Q W 驱动信号 3. 时序逻辑电路的描述方法（1）逻辑方程 输出方程: 驱动方程: 状态方程: Z(tn)=F[X(tn),Q (tn)] W(tn)=G[X(tn),Q (tn)] Q(tn+1)=H[W(tn),Q (tn)] 说明任何时刻的输出不仅和该时刻的外部输 入信号有关，而且和该时刻的电路状态及以前的 输入信号有关。 （2）状态表 输入 原状态 新状态 输出 输入 原状态XXQnQn+1ZQnQn+1/Z 新状态/ 输出 （3）状态图X/ZQn+1 新状态原状态Qn输入/ 输出（4）时序图(定时波形图)Set Reset Q 4. 时序逻辑电路的分类（1）按存储电路中存储单元状态改变的特点分类 同步时序电路 异步时序电路 （2）按输出信号的特点分类 米里（Mealy）型 摩尔（Moore）型 （3）按时序电路的逻辑功能分类 计数器 寄存器 移位寄存器 两类存储单元电路 ： (1) 锁存器 (2) 触发器 锁存器: 直接由激励信号控制电路状态的存储单元. 触发器: 除激励信号外,还包含一个称为时钟的控制信号 输入端. 激励信号和时钟一起控制电路的状态. 锁存器和触发器工作波形示意图:Set Reset Q Set Reset Clock Q 5.2.1 普通锁存器 1. RS 锁存器的电路结构及逻辑符号SD≥1Q≥1S RQ Q或S RQ QRDQSD :置位端(置1端); RD :复位端(置0端); 定义: Q=0,Q=1 为0状态; Q=1,Q=0 为1状态.两个输入端(激励端): 2. RS 锁存器的逻辑功能分析设: 电路的原状态表示为Qn,新状态表示为Qn+1. ① SD=0; RD=0 (无激励信号),有下列两种情况:0≥110 Q≥100 10≥11 0≥1Q0Q10Q结论: Qn+1=Qn ② SD=0; RD=1 (置0信号有效):0≥110 11≥1Q结论: Qn+1=0 0Q③ SD=1; RD=0 (置1信号有效):1≥101 00≥1Q结论: Qn+1=1 1Q ④ SD=1; RD=1 (置0、置1同时信号有效):1≥100 01≥1Q0≥110 Q≥100 1≥11 0≥1Q0Q00Q10Q作用时激励信号同时消失后一般情况下，SD=RD=1应禁止使用。 RS锁存器的约束条件： SDRD=0 。 由与非门构成的RS锁存器：SD&Q&RDQS RQ Q或S RQ Q 3. RS锁存器的功能描述（1）特性表SD 0 0 0 0 1 1 1 1 RD Qn Qn+1 0 0 0 } 保持 0 1 1 1 0 0 } 置0 1 1 0 0 0 1 } 置1 0 1 1 1 0 × } 禁止 1 1 ×（2）特性方程Qn+1=SD+RDQn SDRD=0 （3）状态图SD=1 RD=0 SD=0 RD=× 0 SD=0 RD=1 1 SD=× RD=0 （4） RS锁存器工作波形图（初态假设为0） SD 0 0 0 0 1 1 1 1 RD Qn Qn+1 0 0 0 0 1 1 1 0 0 1 1 0 0 0 1 0 1 1 1 0 × 1 1 ×SD 01 0 10 0 01 0 0 1RD 0 0 0 1 0 1 0 Q 1 0 0 0 × 1 1 Q0 1 1 0 × 0 0 5.5.2 门控锁存器 1. 门控RS锁存器在RS锁存器的基础上, 加控制信号,使锁存器状态转换的时 间,受控制信号的控制. （1）门控 RS 锁存器的电路结构及逻辑符号R C& ≥1 &RD ≥1Q1S C1QQ1RQSSD （2）门控 RS 锁存器的逻辑功能分析 RD=R?C SD=S?C 当C=1时:门控RS锁存器功能和RS锁存器完全相同; 当C=0时:RD=SD=0,锁存器状态保持不变. （3）门控 RS 锁存器的逻辑功能描述 1) 门控RS锁存器特性方程: Qn+1=S+RQn {SR=0 C=1时成立 2) 门控RS锁存器特性表:C 0 1 1 1 1 1 1 1 1 S × 0 0 0 0 1 1 1 1 R × 0 0 1 1 0 0 1 1 Qn × 0 1 0 1 0 1 0 1 Qn+1 Qn 0 1 0 0 1 1 × × 3) 门控RS锁存器工作波形图:C S RQ 2. 门控 D 锁存器能将呈现在激励输入端的单路数据D存入交叉耦合结构的 锁存器单元中. （1）门控 D 锁存器的电路结构及逻辑符号1&RD&Q1D QC& &QC1QDSD （2）门控 D 锁存器的逻辑功能分析1&RD&QC& &QDSD1）当C=0时,RD=SD=1,电路处于保持状态; 2) 当C=1时,RD=D, SD=D，电路的新状态为： Qn+1=SD+RDQn=D+DQn}
供应商 制造商cd74hc85.PDF资料下载 盛明零件网
全部供货商
└我的供货商
ICMC认证:现货供货商
├都会100电子城
├新亚洲电子城
├华强电子世界
├赛格电子广场
└高科德交易中心
├中发电子城
├中海园电子城
└知春电子城
└粤东电子城
其它地区...
ICMC认证:供货
经营品种<1000的供货商
经营品种<5000的供货商
经营品种<10000的供货商
技术资料 手册 图纸
CD74HC85PWT
许小姐Tel: 6Fax:0Mobil:公司：深圳市福田区中航路都会A座31GMsn:QQ:
CD74HC85PWR
CD74HC85PW
CD74HC85NSR
CD74HC85MT
CD74HC85PW
朱先生 / 朱小姐Tel:2
3Mobil:深圳市福田区中航路新亚洲电子商场二期N4C288室Msn:QQ:
 李 先生Tel:电子市场QQ:
TI BB原厂旗下直销
 朱先生 廖小姐
公司成立一般纳税人可开17%个点税票Tel:0
0 XILINX《赛灵思》 ALTEFax:0Mobil:深圳市福田区上步工业区501栋408室Msn:QQ:
CD74HC85PWR
孙先生Tel:010-Fax:010-Mobil:北京市海淀区知春路118号知春电子城F057QQ:
CD74HC85PWR
CD74HC85M96
CD74HC85EX
CD74HC85M96
TEXAS INSTRUMENTS
原装正品热卖
林先生Tel:2
Fax:5Mobil:深圳市福田区福华路29号京海花园26A(深圳市华美锐科技有限公司)Msn:QQ:
原装正品热卖
CD74HC85M96
全新原装无铅现货，主营TI/BB起订量:N/A
刘小姐Tel:3/83772,柜台电话Fax:0Mobil:深圳市南山区蛇口蓬莱花园1栋1单元404/新亚洲二期N1A103Msn:QQ:
CD74HC85PWR
TEXAS INSTRUMENTS
 罗亚玲Tel:2Fax:7Mobil:深圳市福田区华强北路群星广场A栋1811QQ:
CD74HC85NSR
更多型号请加QQ:
陈小姐／陈先生Tel:5 77Fax:9Mobil:深圳市华强北路华强电子广场C幢15D Msn:QQ:
CD74HC85MT
更多型号请加QQ:
CD74HC85M96
更多型号请加QQ:
更多型号请加QQ:
 黄小姐
黄先生Tel:
QQ：Mobil:深圳市宝安德普电子城B座B-A453Msn:QQ:
CD74HC85PWTE4
全新原装2-3周
杨先生/漆小姐Tel:8/Fax:1深圳市福田区华强北路赛格科技园2栋东2A-508.QQ:
CD74HC85PWT
全新原装2-3周
CD74HC85PWRG4
全新原装2-3周
CD74HC85PWR
全新原装2-3周
CD74HC85PWE4
全新原装2-3周
代理原包装现货库存（假一罚十）可开增...
 朱先生，历小姐，朱小姐，雷小姐Tel:1朱先生,2朱小姐,,电力、网Fax:86-755-Mobil:深圳市福田区振兴西路101号华匀大厦1栋720室Msn:QQ:
CD74HC85PWR
更多型号请加QQ:
陈小姐/徐小姐/王小姐/林小姐Tel:7/32919Fax:9/Mobil:深圳市原赛格电子市场21楼2111B,已搬迁到:华强北路华强电子市场C幢15DQQ:
更多型号请加QQ:
CD74HC85MR2490
更多型号请加QQ:
CD74HC85MG4
更多型号请加QQ:
CD74HC85M96
更多型号请加QQ:
Total found 53 in Search took 0.00 seconds|36|</font||||
搜索全部供货商
└我的供货商
├新亚洲电子城
├都会100电子城
├华强电子世界
├赛格电子广场
└高科德交易中心
├中发电子城
├中海园电子城
└知春电子城
└粤东电子城
其它地区...
ICMC认证:现货
ICMC认证:供货
经营品种<1000的供货商
经营品种<5000的供货商
经营品种<10000的供货商
公司名 电话 地址 QQ msn email ...
技术资料 手册 图纸 代换 ...
盛明零件网&ICminer.com&&
Tel:020-&&&Fax:020-
Copyright &&ICminer, All rights reserved(window.slotbydup=window.slotbydup || []).push({
id: '2014386',
container: s,
size: '234,60',
display: 'inlay-fix'
&&|&&4次下载&&|&&总457页&&|
您的计算机尚未安装Flash，点击安装&
试读已结束，如果需要继续阅读或下载，请使用积分（）
下载：100积分
本文档由合作伙伴提供
0人评价7页
0人评价3页
0人评价1页
0人评价2页
0人评价457页
所需积分：（友情提示：大部分文档均可免费预览！下载之前请务必先预览阅读，以免误下载造成积分浪费！）
（多个标签用逗号分隔）
文不对题，内容与标题介绍不符
广告内容或内容过于简单
文档乱码或无法正常显示
文档内容侵权
已存在相同文档
不属于经济管理类文档
源文档损坏或加密
若此文档涉嫌侵害了您的权利，请参照说明。
我要评价：
价格：100积分VIP价：【74HC85】价格_厂家_图片 -Hc360慧聪网
您是不是在找：
买家还在看：
商品数量：
广东省&深圳市
手机访问店铺
相关商品推荐
&1.06/PCS
&0.09/PCS
&0.83/片
&3.80/PCS
商家等级：
所在地区：
广东省 深圳市
认证信息：
同参数产品
同参数产品
正在加载中........
慧聪网厂家深圳市科圳威电子有限公司为您提供74HC85的详细产品价格、产品图片等产品介绍信息，您可以直接联系厂家获取74HC85的具体资料，联系时请说明是在慧聪网看到的。
热门商品推荐
我的浏览记录
集成电路(IC)相关资源
集成电路(IC)相关热门专题
您在慧聪网上采购商品属于商业贸易行为。以上所展示的信息由卖家自行提供，内容的真实性、准确性和合法性由发布卖家负责，请意识到互联网交易中的风险是客观存在的。推荐使用慧付宝资金保障服务，保障您的交易安全！
按字母分类 ：
让慧聪网撮合专家为您解决采购难题
您采购的产品：
请输入采购产品
您的手机号码：
请输入手机号码
*采购产品：
请输入采购产品
*采购数量/单位：
请输入采购数量
请选择单位
*采购截止日期：
请输入正确的手机号码
请输入验证码
*短信验证码：
<input id="valid_Code1" maxlength="6" placeholder="请输入验证码" name="VALIDCODE" class="codeInput" onkeyup="this.value=this.value.replace(/\D/g,'')" onkeypress="if(event.keyCode
57) event.returnValue =" type="text">
免费获取验证码
为了安全，请输入验证码，我们将优先处理您的需求！
请输入验证码
发送成功！
慧聪已收到您的需求，我们会尽快通知卖家联系您，同时会派出采购专员1对1为您提供服务，请您耐心等待！
电话：3 &&
联系人：武先生&销售部主管
公司名称：深圳市科圳威电子有限公司
请输入正确的手机号码
请输入验证码
*短信验证码：
免费获取验证码
为了安全，请输入验证码，我们将优先处理您的需求！
请输入验证码
每一份需求都会在24小时内得到行业多家优质供应商报价。
每一份需求的报价供应商工商信用资质都会经过专业人员检验，交易安全有保障。
免费咨询行业专家
免费咨询行业专家
服务主题：
筛选发货地
验证供应商真伪
提供其他优质供应商
采购数量：
用途描述：
成功加入采购单!
当前采购单共3种货品
成功加入采购单!
当前采购单共3种货品
不能购买自己发布的产品！
选中货品中含失效货品，无法完成下单，可能是：
1.货品库存不足
2.货品已过期，或被卖家删除
3.货品不支持在线交易
卖家暂时不在线，留下联系方式，卖家会主动联系您
*我要采购：
我的姓名：
留言内容：当前位置： >>
第1章 数字逻辑电路基础1.1 数制与数制转换 数制：指进位计数制，即用进位的方法来计数. 数制包括计数符号（数码）和进位规则两个方面。 常用数制有十进制、十二进制、十六进制、六十进 制等。 1.1.1. 十进制 (1) 计数符号: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9. (2) 进位规则: 逢十进一，进位基数为十. 基数：该数制所采用的计数符号的个数及其进位规则 权：计数符号为1时所代表的数值，它是基数的整数次幂 例:(=1×103 +9×102 + 8×101 + 7×100 +4×10-1 +5×10-2(3) 十进制数按权展开式( N ) = ∑ a × 1010 i=? m in ?1i系数权 1.1.2 二进制 (1) 计数符号: 0, 1 . (2) 进位规则: 逢二进一. (3) 二进制数按权展开式(N )2 = ∑ a i × 2i= ? mn ?1i (4) 数字电路中采用二进制的原因: 1）数字装置简单可靠； 2）二进制数运算规则简单； 加法运算 0+0=0 0+1=1 1+0=0 1+1=10 乘法运算 0×0=0 1×0=0 0×1=0 1×1=1 3）数字电路既可以进行算术运算，也可以进行 逻辑运算. 1.1.3 十六进制和八进制 十六进制 十六进制数计数符号: 0,1, .,9,A,B,C,D,E,F. 十六进制数进位规则: 逢十六进一. 按权展开式： 例:n ?1( N)16 = ∑ a i × 16ii=? m(6 D.4 B)16 = 6 × 16 + D × 16 + 4 × 16 + B × 16 1 0 ?1 ?2 = 6 × 16 + 13 × 16 + 4 × 16 + 11× 161 0 ?1?2 八进制 八进制数计数符号: 0,1, . . .6,7. 八进制数进位规则: 逢八进一. 按权展开式： 例:(N) = ∑ a × 88 i=? m in ?1i(63.45)8 = 6 × 8 + 3 × 8 + 4 × 8 + 5 × 81 0 ?1?2 1.1.4 二进制数与十进制数之间的转换 1 二进制数转换为十进制数? 按权展开法例：() = 1 × 2 + 1 × 2 + 1 × 2 + 1 × 2 + 1 × 23 1 0 ?1 2?3= 8 + 2 + 1 + 0.5 + 0.125()2 =(43.75)10 ? 还可以采用基数连乘、连除法. 2 十进制数转换为二进制数? 提取2的幂法例：(45.5)10 = 32 + 8 + 4 + 1 + 0.5=1× 2 + 0× 2 +1× 2 +1× 2 + 0× 2 +1× 2 +1× 25 4 3 2 1 0-1= ()2?基数连乘、连除法 整数部分：除2取余 小数部分：乘2取整 例:（53.010.1011)2 1.2 几种简单的编码 1.2.1 二 - 十进制码 (BCD码) ( Binary Coded Decimal codes) 用四位二进制代码来表示一位十进制数码,这样的代 码称为二-十进制码,或BCD码.四位二进制有16种不同的组合,可以在这16种代码中任选10种 表示十进制数的10个不同符号,选择方法很多.选择方法不同,就能 得到不同的编码形式.常见的BCD码:8421码、5421码、2421码、余3码等 常用BCD码十进制数 0 1 2 3 4 5 6 7 8 9 8421码 10 01 00 码 10 00 11 码 10 11 10 1111 余3码 01 00 11 1100 ① 8421BCD码和代表0~9的二进制数一一对应； ② 5421BCD码的前5个码和8421BCD码相同，后5个码在 前5个码的基础上加1000构成，这样的码，前5个码和后5 个码的低3位一一对应相同，仅高位不同； ③ 2421BCD码的前5个码和8421BCD码相同，后5个码以 中心对称取反,这样的码称为自反代码.例：4→005→11 ④余3码的编码规律为: 在8421BCD码上加0011 (1) 有权BCD码：每位数码都有确定的位权的码， 例如：8421码、5421码、2421码. 如: 代表5+0+2+1=8; 代表2+4+0+0=6. * 5421BCD码和2421BCD码不唯一. 例: 2421BCD码0110也可表示6 (2) 无权BCD码：每位数码无确定的位权，例如：余3码. 余3码的编码规律为: 在8421BCD码上加0011, 例 6的余3码为: 01 缺点：不能直接进行计算 1.2.2 格雷码(Gray码) 格雷码不是BCD码,且不一定非为4位。 格雷码和二进制码之间的关系: 设二进制码为BnBn-1…B1B0,格雷码为RnRn-1 …R1R0, 则Rn=Bn, Ri=Bi+1 Bii≠n其中, 为异或运算符,其运算 规则为:若两运算数相同,结果 为“0”;两运算数不同,结果为 “1”. 例：二进制数格雷码特点：格雷码是循环码.循环码：相邻两个代码之间仅有一位不同,其余各位均 相同. 优点：减少了出错的可能 缺点：不能直接进行计算 1.2.3 奇偶校验码 具有检错能力的代码 原代码的基础上增加一个码位使代码中含有 的1的个数均为奇数（称为奇校验）或偶数（称 为偶校验），通过检查代码中含有的1的奇偶性 来判别代码的合法性。 1.2.4. 字符数字码 字符数字码能表示计算机键盘上能看到的各种符 号和功能 美国信息交换的标准代码（简称ASCII）是应用 最为广泛的字符数字码 练习： ()2 = ( 11000 )余3码 1.4 逻辑代数基础研究数字电路的基础为逻辑代数，由英国数学家 George Boole在1847年提出的，逻辑代数也称布尔代数. 1.4.1 基本逻辑运算 在逻辑代数中,变量常用字母A,B,C,……Y,Z, a,b, c,……x.y.z等表示，变量的取值只能是“0”或“1”.逻辑代数中只有三种基本逻辑运算,即“与”、 “或”、“非”。 1. 与逻辑运算A E B F与逻辑电路状态表 开关A状态 开关 B状态 灯F状态 断 断 灭 断 合 灭 合 断 灭 合 合 亮与逻辑电路定义：只有决定一事件的全部条件都具备时，这件 事才成立；如果有一个或一个以上条件不具备，则这件事 就不成立。这样的因果关系称为“与”逻辑关系。 若将开关断开和灯的熄灭状态用逻辑量“0”表示;将开关 合上和灯亮的状态用逻辑量“1”表示,则上述状态表可表 示为:与逻辑电路状态表 开关A状态 开关 B状态 灯F状态 断 断 灭 断 合 灭 合 断 灭 合 合 亮 A 0 0 1 1 与逻辑真值表 B F=A ? B 0 1 0 1 0 0 0 1 A B&F=AB与门逻辑符号 与门的逻辑功能概括： 1）有“0”出“0”； 2）全“1”出“1”。 2. 或逻辑运算AA 或逻辑真值表 B F=A+ B 0 1 0 1 0 1 1 1EBF或逻辑电路0 0 1 1定义：在决定一事件的各种条件中,只要有一个或一 个以上条件具备时，这件事就成立;只有所有的条件都不 具备时,这件事就不成立.这样的因果关系称为“或”逻辑 关系。 A B≥1F=A+B或门的逻辑功能概括为: 1) 有“1”出“1”; 2) 全“0” 出“0”.或门逻辑符号3. 非逻辑运算REAF非逻辑电路 定义:假定事件F成立与否同条件A的具备与否有关, 若A具备,则F不成立;若A不具备,则F成立.F和A之间的这 种因果关系称为“非”逻辑关系.非逻辑真值表1AF=A 非门逻辑符号A 0 1F=A 1 0?与门和或门均可以有多个输入端. 思考题设 A，B，C为逻辑变量,判断下列命题是否正确 1）若A+B=A+C 2）若AB=AC 则B=C 则B=C 则B=C3）若A+B=A+C且AB=AC 1.4.2 复合逻辑运算 1. 与非逻辑 (将与逻辑和非逻辑组合而成)与非逻辑真值表 B F=A ? B 0 1 0 1 1 1 1 0A 0 0 1 1A B&F=AB与非门逻辑符号 2. 或非逻辑 (将或逻辑和非逻辑组合而成)A 0 0 1 1 或非逻辑真值表 B F=A +BA≥10 1 0 11 0 0 0F=A+B B或非门逻辑符号 3.与或非逻辑 (由与、或、非三种逻辑组合而成） 与或非逻辑函数式： F=AB+CD与或非门的逻辑符号F=AB+CD ≥1 &ABCD 4.异或逻辑 异或逻辑的函数式为： F=AB+AB = A
B异或逻辑真值表 A B F=A B 0 0 1 1 0 1 0 1 0 1 1 0=1A BF=A
B异或门逻辑符号异或逻辑的功能为:1) 相同得“0”; 2) 相异得“1”. 5.同或逻辑同或逻辑式为:F = A B + A B =A . B同或逻辑 真值表 A B F=A . B 0 0 1 1 0 1 0 1 1 0 0 1=A BF=A.B同或门逻辑符号 异或逻辑真值表 A B F=A B 0 0 1 1 0 1 0 1 0 1 1 0同或逻辑 真值表 A B F=A . B 0 0 1 1 0 1 0 1 1 0 0 1对照异或和同或逻辑真值表,可以发现: 同或和异或互 为反函数,即: AB=A . B 门电路的几种表示方法表1.15给出了门电路的几种表示方法，本 课程中，均采用“国标”。国外流行的电路符 号常见于外文书籍中，特别在我国引进的一些 计算机辅助分析和设计软件中，常使用这些符 号。 1.4.3 正逻辑与负逻辑 门电路的输入、输出为二值信号,用“0”和“1”表 示.这里的“0”、“1”一般用两个不同电平值来表示. 正逻辑约定 负逻辑约定 正逻辑约定（正逻辑） 若用高电平VH表示逻辑“1”,用低电平VL表示逻辑“0” 负逻辑约定（负逻辑） 若用高电平VH表示逻辑“0”,用低电平VL表示逻辑“1”注意：在本课程中,如不作特殊说明,一般都采用正逻辑表示. VH和VL的具体值,由所使用的集成电路品种以及所 加电源电压而定,有两种常用的集成电路: 1) TTL电路： 电源电压为5伏,VH约为3V左右,VL约为0.2伏左右; 2) CMOS电路： 电源电压范围较宽,CMOS4000系列的电源电压 VDD为3~18伏. CMOS电路的VH约为0.9 VDD,而VL 约为0伏左右. 对一个特定的逻辑门,采用不同的逻辑表示时,其门的 名称也就不同.电平真值表 Vi1 Vi2 VL VL VL VH VH VL VH VH 正负逻辑转换举例 正逻辑(与非门) A B Y 0 0 1 0 1 1 1 0 1 1 1 0 负逻辑(或非门) A B Y 1 1 0 1 0 0 0 1 0 0 0 1Vo VH VH VH VL 1.5逻辑代数的基本定律和规则1 逻辑函数的相等 设有两个逻辑:F1=f1(A1,A2,…,An) F2=f2(A1,A2,…,An) 如果对于A1,A2,…,An 的任何一组取值(共2n组), F1 和 F2均相等,则称F1和 F2相等. ★ 两个函数的真值表相等,则这两个函数一定相等. 2 基本定律① 0－1律 ②自等律 ③重迭律 ④互补律 ⑤交换律 ⑥结合律 ⑦分配律 ⑧反演律 ⑨还原律 A ? 0= 0 A ?1= A A ?A= A A ? A= 0 A ? B= B ? A A(BC)=(AB)C ; ; ; ; ; ; A+1= 1 A+0= A A+A= A A+A= 1 A+B=B+A A+(B+C)=(A+B)+C A+BC=(A+B)(A+C) AB=A + BA(B+C)=AB+AC ; A+B=A?B ;= A= A反演律也称德?摩根定理,是一个非常有用的定理. 3 逻辑代数的三条规则 (1) 代入规则 任何一个含有变量x的等式,如果将所有出现x的位置, 都用一个逻辑函数式F代替,则等式仍然成立. 例: 已知等式 A+B=A ? B ,有函数式F=B+C,则 用F代替等式中的B, 有 即A+(B+C)=A B+C A+B+C=A B C由此可以证明反演定律对n变量仍然成立. (2) 反演规则 设F为任意逻辑表达式,若将F中所有运算符、常量及变 量作如下变换：? ++ ?0 11 0原变量 反变量反变量 原变量则所得新的逻辑式即为F的反函数，记为F。 例 已知 F=A B + A B, 根据上述规则可得：F=(A+B)(A+B) 例 已知 F=A+B+C+D+E, 则F=A B C D E由F求反函数注意： 1）保持原式运算的优先次序； 2）原式中的不属于单变量上的非号不变； (3) 对偶规则 设F为任意逻辑表达式,若将F中所有运算符和常量作 如下变换：? +例 例+ ?0 11 0F’=(A+B)(C+D) F’=A B C D E则所得新的逻辑表达式即为F的对偶式，记为F’. F=A B + C D F=A+B+C+D+E 对偶是相互的,F和F’互为对偶式.求对偶式注意： 1）保持原式运算的优先次序； 2）原式中的长短“非”号不变； 3）单变量的对偶式为自己。 对偶规则若有两个逻辑表达式F和G相等，则各自的对偶式F’ 和G’也相等。使用对偶规则可使得某些表达式的证明更加方便。例： 证明 A+BC=(A+B)(A+C)对偶关系 A(B+C)=AB+AC 4 逻辑代数的常用公式 1）消去律 证明： AB+AB=A(B+B)=A?1=A 2) 吸收律1 证明： A+AB=A(1+B)=A?1=A对偶关系 对偶关系AB+AB=A(A+B)(A+B)=AA+AB=AA(A+B)=A 3) 吸收律2 证明：A+AB=A+BA+AB=(A+A)(A+B)=1?(A+B) 对偶关系 A(A+B)=AB =A+B 4）包含律 证明：AB+AC+BC=AB+ACAB+AC+BC =AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB(1+C)+AC(1+B) =AB+AC对偶关系(A+B)(A+C)(B+C) =(A+B)(A+C) 5 关于异或和同或运算 对偶数个变量而言， 有 A1A2...
An=A1 ? A2 ?... ?An 对奇数个变量而言， 有 A1A2...
An=A1 ? A2 ?... ?An 异或和同或的其他性质: A
A=0 A ? 1=A A ? 0 =A A ? A= 1★ ★利用异或门可实现数字信号的极性控制. 同或功能由异或门实现. 思考题 F(A,B,C)=AB+AC = AB AC = (A+C)(A+B) = A+C+A+B = AC+AB 1.6 逻辑函数的标准形式 1.6.1 常用的逻辑函数式F(A,B,C) =AB+AC =(A+C)(A+B) =AB?AC =A+C+A+B =AB+AC与或式 或与式 与非－与非式 或非－或非式 与或非式 1.6.2 函数的“与C或”式和“或C与”式 “与C或”式 指一个函数表达式中包含若干个与”项，这些“与” 项的“或”表示这个函数。 例： F(A,B,C,D)=A+BC+ABCD “或C与”式 指一个函数表达式中包含若干个“或”项，这些 “或”项的“与”表示这个函数。 例 ：F(A,B,C,D)=(A+C+D)(B+D)(A+B+D) 1.6.3 最小项和最大项 1 最小项的概念 （1）最小项特点 最小项是“与”项。①n个变量构成的每个最小项，一定是包含n个因子 的乘积项； ② 在各个最小项中，每个变量必须以原变量或反变 量形式作为因子出现一次，而且仅出现一次。 例 有A、B两变量的最小项共有四项(22)：ABABABAB例 有A、B、C三变量的最小项共有八项(23)： ABC、ABC、ABC、ABC、ABC、ABC、ABC、ABC （2） 最小项编号 任一个最小项用 mi 表示，m表示最小项，下标 i 为使该最小项为1的变量取值所对应的等效十进制数。 例 ：有最小项 A B C,要使该最小项为1，A、B、C的取 值应为0、1、1，二进制数 011所等效的十进制数为 3， 所以 ABC = m3 注意： a 说明变量数ABCD BACABC m3 ABCm5 m5b 变量要有序排列 (3) 最小项的性质 ① 变量任取一组值，仅有一个最小项为1，其他最小项为 零； ② n变量的全体最小项之和为1； ③ 不同的最小项相与，结果为0； ④ 相邻的最小项相“或”，可以合并成一项，并可以消 去一个变量因子。 相邻的概念： 两最小项如仅有一个变量因子不同，其他 变量均相同，则称这两个最小项相邻. 相邻最小项相“或”的情况：例：A B C+A B C =A B任一 n 变量的最小项，必定和其他 n 个不同最小项相邻。 2 最大项 （1）最大项特点 最大项是“或”项。①n个变量构成的每个最大项，一定是包含n个因子的 “或”项； ② 在各个最大项中，每个变量必须以原变量或反变量 形式作为因子出现一次，而且仅出现一次。 例 有A、B两变量的最大项共有四项： A+ B A+ B A+ B A+ B 例 有A、B、C三变量的最大项共有八项： A+B+C、A+B+C、A+B+C、A+B+C、 A+B+C、A+B+C、A+B+C、A+B+C (2) 最大项编号 任一个最大项用 Mi 表示，M表示最大项，下标 i 为使该最大项为0的变量取值所对应的等效十进制数。 例 ：有最大项 A +B+ C,要使该最大项为0，A、B、C 的取值应为1、0、0，二进制数 100所等效的十进制数为 4，所以 A+B+C =M4 (3) 最大项的性质 ① 变量任取一组值，仅有一个最大项为0，其它最大项 为1； ② n变量的全体最大项之积为0； ③ 不同的最大项相或，结果为 1； ④ 两相邻的最大项相“与”，可以合并成一项，并可以 消去一个变量因子。 相邻的概念：两最大项如仅有一个变量因子不同，其他 变量均相同，则称这两个最大项相邻。 相邻最大项相“与”的情况： 例：(A+B+C)(A+B+C)=A+B任一 n 变量的最大项，必定和其他 n 个不同最大项相邻。 3 最小项和最大项的关系 三变量m3＝ ABC M3＝ A+B+C 又如： M ＝m 5 5Mi = mi或M3＝m3编号下标相同的最小项和最大项互为反函数 结论：m i = Mi 1.6.4 逻辑函数的标准与或式和标准或与式 1 标准与或式最小项之和式是一“与或”式，且每个与项都是最小项。例：F(A,B,C) = ABC + ABC +ABC =Σm(2 , 4 , 6) =Σ(2 , 4 , 6)任一逻辑函数都可以表达为最小项之和的形式,而且 是唯一的. 例 :该式不是最小项之和形式 F(A,B,C) = A B +A C =AB（C+C）+AC（B+B） =ABC+ABC+ABC+ABC=Σm（1，3，6，7） 2 标准或与式 逻辑函数的最大项之积的形式为“或与”式。 例：F(A,B,C) = (A+B+C)(A+B+C)(A+B+C) =Π M (0 , 2 , 4 ) = Π (0 , 2 , 4 )任一逻辑函数都可以表达为最大项之积的形式,而且 是唯一的. 例 : F(A,B,C) = (A + C )(B + C)=(A+B ? B+C)(A ? A+B+C)=(A+B+C)(A+B+C)(A+B+C)(A+B+C) =Π M (1 , 4 , 5 , 6 ) 3 标准与或式和标准或与式的关系例 已知F(A,B,C)=Σm(0, 3 , 4 , 5)求F(A,B,C)=Σm(？) 由最小项的性质可知∑ni =1mi = 1即Σm(0, 1, 2, 3, 4, 5, 6, 7)=1 而F + F =1故 F(A,B,C)=Σm(1，2，6，7) F(A,B,C)=Σm(1, 2 , 6 , 7) = Πm (1, 2 , 6 , 7) = ΠM (1, 2 , 6 , 7) F(A,B,C)=Σm(0，3，4，5) = ΠM (0，3，4，5)结论若F = Σmij≠i则 F = Σmj=Π Mij≠i i j≠iF = Σ mj j≠i=Π mj = Π Mj 已知逻辑函数F的最小项之和、最大项之 积或其反函数F的最小项之和、最大项之积之 一，皆可求其它表达式。例 : F (A , B , C) = Σ(0 , 2 , 5 )=Π(1 , 3 , 4 , 6 , 7) F (A , B , C) = Σ(1 , 3 , 4 , 6 , 7) =Π (0 , 2 , 5 )例 : F (A , B , C) = ABC+BC = Σ(3 , 6 , 7 ) 4 F、F、F’最小项之和间的关系例 已知F’(A,B,C)=Σm(0, 2, 3 , 5)求F(A,B,C)=Σm(？) 提示：F’ F F 1.7 逻辑函数式与真值表 真值表与逻辑表达式都是表示逻辑函数的方法。 （1） 由逻辑函数式列真值表 由逻辑函数式列真值表可采用三种方法，以例说明： 例： 试列出下列逻辑函数式的真值表。F（A，B，C）=AB+BC 方法一：将A、B、C三变量的所有取值的组合（共八 种），分别代入函数式，逐一算出函数值，填 入真值表中。 方法二：先将函数式F表示为最小项之和的形式：F（A，B，C）=AB（C+C）+BC（A+A） =ABC+ABC+ABC =Σm（3，6，7）最后根据最小项的性质，在真值表中对应于ABC取值为 011、110、111处填“1”，其它位置填“0”。 方法三：根据函数式F的含义，直接填表。 函数F=AB+BC表示的含义为： 1）当A和B同时为“1”（即AB=1）时，F=1 2）当B和C同时为“1”（即BC=1）时，F=1 3）当不满足上面两种情况时，F=0 A 0 0 0 0 1 1 1 1B 0 0 1 1 0 0 1 1C 0 1 0 1 0 1 0 1F 0 0 0 1 0 0 1 1方法三是一种较好的 方法，要熟练掌握。 例:F=(AB) (BC) F=F1F2令: F1=(AB) ; F2=(BC)A 0 0 0 0 1 1 1 1B 0 0 1 1 0 0 1 1C F1 0 0 1 0 0 1 1 1 0 1 1 1 0 0 1 0F2 0 1 1 0 0 1 1 0F F 0 1 0 1 1 0 0 1 0 1 1 0 0 1 0 1（2）由真值表写逻辑函数式 根据最小项的性质，用观察法，可直接从真值表写出 函数的最小项之和表达式。 例：已知函数F的真值表如下，求逻辑函数表达式。A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 F 0 1 0 1 1 0 0 1 A 0 0 0 0 1 1 1 1B 0 0 1 1 0 0 1 1C 0 1 0 1 0 1 0 1F 解：由真值表可见，当 0 ABC取001、011、 1 100、111时，F为 0 “1”。 1 1 0 0 1所以，F由4个最小项组成：F（A，B，C）=Σm（1，3，4，7） =ABC+ABC+ABC+ABC 逻辑表达式与逻辑图 （1）由逻辑图写逻辑函数式 4.逻辑表达式与逻辑图A B C&FF=(A+B)C （2）由逻辑函数式画逻辑图F=AB+ACA B1&F&C共有三级门构成： 第一级：或门 第二级：与门第三级：非门与门实现与项，与门的个数等于与门的个数； 每个与门有多少个输入端是由此项的因子数决定。 思考题要实现下列逻辑函数至少需要多少个门电路？F(A,B,C)=AB+AC+BC 1.8 逻辑函数的化简 化简的意义: ①节省元器件,降低电路成本; ② 提高电路可靠性; ③ 减少连线,制作方便. 逻辑函数的几种常用表达式: F(A,B,C) =AB+AC =(A+C)(A+B) =AB?AC =A+C+A+B =AB+AC最简与或表达式的标准：与或式 或与式 与非－与非式 或非－或非式 与或非式1） 所得与或表达式中，乘积项（与项）数目最少； 2） 每个乘积项中所含的变量数最少。 逻辑函数常用的化简方法有： 公式法、卡诺图法和列 表法。本课程要求掌握公式法和卡诺图法。 1.8.1 公式化简法 针对某一逻辑式,反复运用逻辑代数公式消去多余的乘积项和每个乘积项中多余的因子,使函数式符合最简标准. 化简中常用方法: (1) 并项法 例: 在化简中 注意 代入规则 的使用 (2)吸收法 例：AB+AB=A F=ABC+ABC+ABC+ABC =（AB+AB）C+（AB+AB）C =（AB）C+（A?B）C =（A
B）C=C 利用公式 A+AB=A利用公式F=A+ABC B+AC+D+BC =(A+BC)+(A+BC)B+AC+D =A+BC (3) 消项法利用公式 AB+AC+BC=AB+AC例：F=ABCD+AE+BE+CDE =ABCD+(A+B)E+CDE =ABCD+ABE+CDE =ABCD+(A+B)E =ABCD+AE+BE利用公式(4) 消因子法A+AB=A+B F=AB+AC+BC =AB+（A+B）C =AB+ABC =AB+C A+A=1 ；A ? 1=A 等 (5) 配项法 利用公式 例： F=AB+AC+BC =AB+AC+(A+A)BC =AB+AC+ABC+ABC =(AB+ABC)+(AC+ABC) =AB+AC例： 对比较复杂的函数式，要求熟练掌握上述方法，才能 把函数化成最简。练习 F=AB(ACD+AB+CD)(A+B) F=AB+BC+BC+AB 1.8.2 卡诺图化简法 该方法是将逻辑函数用一种称为“卡诺图”的图形来表 示,然后在卡诺图上进行函数的化简的方法. 1 卡诺图的构成 卡诺图是一种包含一些小方块的几何图形,图中每个小 方块称为一个单元,每个单元对应一个最小项.两个相邻的 最小项在卡诺图中也必须是相邻的. 卡诺图中相邻的含义: ① 几何相邻性,即几何位置上相邻,也就是左右 紧挨着或者上下相接; ② 对称相邻性,即图形中对称位置的单元是相 邻的. 卡诺图的画法 例 三变量卡诺图11 ABC m3 ABC m7 10 ABC m2 ABC m6循环码相邻性规则 m1 m3 m7 m2BC 00 01 A 0 ABC ABC m0 m1 1 ABC ABC m4 m5相邻性规则 m2（对称）m0 m4m1 二、四、五变量卡诺图A 0 1 B 0 0 2 1 1 3CD AB 00 01 11 10 00 0 4 12 8 01 1 5 13 9 11 3 7 15 11 10 2 6 14 10 CDE AB 000 001 011 00 01 11 10 0 8 24 16 1 9 25 17 3 11 27 19010 2 10 26 18110 6 14 30 22111 101 7 15 31 23 5 13 29 21100 4 12 28 202 逻辑函数的卡诺图表示法 用卡诺图表示逻辑函数，只是把各组变量值所对应的 逻辑函数F的值，填在对应的小方格中。 （其实卡诺图是真值表的另一种画法）例： F（A，B，C）=ABC+ABC+ABC用卡诺图表示为：BC 00 A 0 0 1 0 01 0 1 m5 11 1 m3710 0 01m 3 在卡诺图上合并最小项的规则 当卡诺图中有最小项相邻时（即：有标1的方格相邻)， 可利用最小项相邻的性质，对最小项合并。 规则为： （1） 卡诺图上任何两个标1的方格相邻，可以合为1 项，并可消去1个变量。 例：BC 00 A 0 0 1 001 0 111 1 110 0 0ABC+ABC =BCABC+ABC=AC CD AB 00 01 11 10 1 1 00 1 01 11 10 1 ABD ABD（2）卡诺图上任何四个标1方格相邻，可合并为一项，并 可消去两个变量。 四个标1方格相邻的特点： ①同在一行或一列； ②同在一田字格中。 例：CD AB 00 01 11 10 CD 00 1 01 1 11 1 1 1 1 BD 10 1 AB AB同在一个田字格中CD 00 1 1 1 1 BD 1 1 1 01 11 10 1 00 01 11 10同在一行或一列 （3）卡诺图上任何八个标1的方格相邻，可以并为一 项，并可消去三个变量。例：CD AB 00 01 11 10 00 1 1 01 1 1 11 1 1 10 1 1 CD AB 00 01 00 1 01 1 11 1 10 1A11 10 1 1 1 1B 小结在n个变量的卡诺图中，只有2的 i 次方个相邻的标1方格 （必须排列成方形格或矩形格的形状）才能圈在一起， 合并为一项，该项保留了原来各项中n-i 个相同的变 量，消去i个不同变量。 4 用卡诺图化简逻辑函数（化为最简与或式） ①最简标准： 项数最少，意味着卡诺图中圈数最少； 每项中的变量数最少，意味着卡诺图中 的圈尽可能大。 例 将F（A，B，C）=Σm（3，4，5，6，7） 化为最简与或式。 BC 00 A 0 1 10111 110BC 00 A 0 1 10111 110111111F=A+BC （最简）F=AB+BC+ABC（非最简）{=A(B+BC)+BC =A(B+C)+BC =ABC+BC =A+BC} ② 化简步骤（结合举例说明） 化简步骤 (1) 由表达式填卡诺图; (2) 圈出孤立的标1方格; (3) 找出只被一个最大的圈所覆盖的标1方格,并 圈出覆盖该标1方格的最大圈; (4) 将剩余的相邻标1方格,圈成尽可能少,而且 尽可能大的圈. 例将F（A,B,C,D）=Σm（0,1,3,7,8,10,13）化为最简与或式。 解： (1) 由表达式填卡诺图; AB CD 0000 101 111 1 110(2) 圈出孤立的标1方格;01 11 10 1 1m131 CD AB 00 01 11 10 1 1 1 00 1 01 1 11 1 1 10ABC ACD ABCD ABD(3) 找出只被一个最大的圈所覆盖的标1方格,并 圈出覆盖该标1方格的最大圈;m7,m10(4) 将剩余的相邻标1方格,圈成尽可能少,而且 尽可能大的圈. m0,m1 (5) 将各个对应的乘积项相加,写出最简与或式.F(A,B,C,D)=ABCD+ACD+ABD+ABC 例： F(A,B,C,D)=AC+ACD+ABD+BC+BCDCD AB 00 01 11 10 1 00 1 1 01 1 1 1 1 1 1 11 10 1 1F(A,B,C,D)=ABD+BD +AD+CD 一种特殊情况：C 0 AB 00 01 11 10 1 1 1 1 1 1 1F=AB+BC+AB+BCC 0 AB 00 01 11 10 1 1 1 1 1 1 1F=AB+BC+ACF=AB+BC+AC得到两种化简结果，也都是最简的。 ③ 化简中注意的问题 (1) 每一个标1的方格必须至少被圈一次; (2) 每个圈中包含的相邻小方格数,必须为2的整数次幂; (3) 为了得到尽可能大的圈,圈与圈之间可以重叠;CD AB 00 01 11 10 1 00 1 1 01 1 1 1 1 1 1 11 10 1 1 (4) 若某个圈中的所有标1方格,已经完全被其它圈所 覆盖,则该圈为多余的. 例如: 蓝色的圈为多余的.CD AB 00 01 11 10 1 1 1 1 00 01 11 1 1 1 1 10F=ABC+ACD+ACD+ABC + (BD) ④ 用卡诺图求反函数的最简与或式 方法:在卡诺图中合并标 0 方格,可得到反函数的最简与 或式.例:BC 00 A 0 1 0 001 0 111 1 110 0 1F=AB+BC+AC ?常利用该方法来求逻辑函数F的最简与或非式, 例如将上 式F上 的非号移到右边,就得到F的最简与或非表达式.F=AB+BC+AC 逻辑函数化简的技巧? 对较为复杂的逻辑函数，可将函数分解成 多个部分，先将每个部分分别填入各自的 卡诺图中，然后通过卡诺图对应方格的运 算，求出函数的卡诺图。 ? 对卡诺图进行化简。 例：化简逻辑函数 F=(AB+AC+BD) (ABCD+ACD+BCD+BC)CD AB 00 01 11 1 10 1 1 00 01 11 10 1 1 1 1 1 1 1 1 AB 00 CD 00 01 11 10 1 1 1 1 1 1 1 AB 00 CD 00 01 11 10 1 1 1 1 101 11 10=01 11 1 10F=ABCD+ABC+BCD+ACD 1.8.3 不完全确定的逻辑函数及其化简 在某些实际数字电路中,逻辑函数的输出只和一部分 最小项有确定对应关系,而和余下的最小项无关.余下的 最小项无论写入逻辑函数式还是不写入逻辑函数式,都不 影响电路的逻辑功能.把这些最小项称为无关项. 包含无关项的逻辑函数称为不完全确定的逻辑函数. 利用不完全确定的逻辑函数中的无关项往往可以将函 数化得更简单. 例: 设计一个奇偶判别电路.电路输入为8421BCD码,当输 入为偶数时,输出为 0 ;当电路输入为奇数时,输出为1 . 由于8421BCD码中无这6个码,电路禁止输 入这6个码.这6个码对应的最小项为无关项. A B C D真值表奇偶 判别 电路 F A 0 0 0 0 0 0 0 0 B 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 F 0 1 0 1 0 1 0 1 A 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 F 0 1 × × × × × ×F(A,B,C,D)=Σm(1,3,5,7,9) +Σd(10 ~ 15)F(A,B,C,D)=Σm(1,3,5,7,9)+Σd(10 ~ 15) CD AB 00 01 11 10 00 0 0 × 0 01 1 1 × 1 11 1 1 × × 10 0 0 × ×若将卡诺图中的×均作0处 理,则化简结果为:F=AD+BCD若将卡诺图中的×任意处理 (即按化简的需要,将有些× 当作0,有些×当作1),则化 简结果为:F=D F(A,B,C,D)=D 完整地将函数写为： Σd(10 ~ 15)=0注意:在无特殊说明的情况下,为使逻辑函数化的更简单, 均应按上述第二种方法处理最小项. 例： F=(A B)CD+ABC+ACD且AB+CD=0函数F表达式成立是在 AB不能同时为1而且CD不能同时为 1这个约束条件下 若不满足条件则F表达式不成立，不成立不是指F为0,是F 的值未定义。CD 00 AB 00 0 1 11 × 10 0 01 01 1 1 × 0 10 × 0 × 1 × × × 1 11F(A,B,C,D)=B+AD+ACAB+CD=0 1.8.4逻辑函数式化简为其它形式1 与非―与非式由最简的与或式，经过两次求反，可得与非―与非式F = AB + AC= AB + AC= AB ? AC 2与或非式求出反函数 F 的最简与或式，再对 F 求反F = A C + ABF = F = A B + AC( ) 3或与式由最简的与或式，运用两次求对偶或两次求反 可得或与式F = A C + AB利用反演规则，再对F 求反 F = F = (A + C ) A + B( )() 4 或非―或非式 最简的或与式，经过两次求反，可得或非―或非式F = (A + C ) A + B( ) = ( A + C ) (A + B )= A+C + A+ B 1.8.6 多输出逻辑函数的化简 实际的数字电路，常常是一个多输出电路，即对应 于相同一组输入变量，存在多个输出函数。 多输出函数的化简也是以单个函数的化简方法为 基础，但要考虑到整体电路最简。 例:F1(A,B,C)=Σm(1,4,5) F2(A,B,C)=Σm(1,3,7)若按单个函数化简方法BC A 00 0 1 1 01 1 1 11 10 BC A 00 0 1 01 1 11 1 1 10 化简的结果为：F1=AB+BC F2=AC+BCBC A 00 0 1从整体出发，考虑函数的化简BC A 00 0 1 1 01 1 1 11 10 01 1 11 1 1 10化简的结果为：F1=ABC+AB F2=ABC+BC 第一章 小结一、数制与码 1、常用数制 （二，十，八，十六）2、数制转换 （二～十；二～十六；二～八） 3、码 （BCD码；格雷码）BCD码：8421码，2421码，5421码，余3码 二、逻辑代数 1、基本运算（三种）；复合运算（五） 2、基本定律；三个规则；四个公式反演律，反演规则3、函数的表示方法表达式（五种）；真值表；二者间转换4、函数的化简公式；卡诺图无关项在卡诺图中的应用 第2章逻辑门电路逻辑门：完成一些基本逻辑功能的电子电路。现使用的 主要为集成逻辑门。 首先介绍晶体管的开关特性 着重讨论TTL和CMOS门电路的逻辑功能和电气特性 简要介绍其他类型的双极型和MOS门电路 2.1 晶体管的开关特性 在数字电路中,常将半导体二极管,三极管和场效应管 作 为开关元件使用。 理想开关: 接通时阻抗为零;断开时阻抗为无穷大; 两状态之间的转换时间为零。 实际半导体开关: 导通时具有一定的内阻;截止时有一定 的反向电流;两状态之间的转换需要时间。 2.1.1 半导体二极管的开关特性 下面以硅二极管为例DID(mA)(1) 导通条件及导通时的特点0 VD 0.5 ViD+ Vi &0.7 R硅二极管伏安特性 电路图 VDK+ Vi &0.7 R近似等 效电路+ Vi &0.7 K R简化等 效电路(2) 截止条件及截止时的特点D+ Vi&0.5 R+电路图Vi &0.5 -R简化等 效电路 (3) 开关时间① 开启时间: 由反向截止转换为正向导通所需要的时间. 二极管的开启时间很小,可忽略不计。②关断时间: 由正向导通转换为反向截止所需要的时间。 二极管的关断时间大约几纳秒。 Vcc2.1.2 半导体三极管的开关特性IC RC Vo(1) 饱和导通条件及饱和时的特点 饱和导通条件: IB≥IBS=ICS βViRb IB≈VCC βRC三极管开关电路饱和导通时的特点: VBE≈0.7V VCE=VCES=0.1~0.3V发射极和集电极之间如同闭合的开关 (2) 截止条件及截止时的特点 截止条件: VBE&0.5V (硅三极管发射结导通电压) 截止时的特点: 发射结和集电结均为反向偏置,IB≈IC≈0, 发射极和集电极之间如同断开的开关。b c + _ 0.1~0.3V b c三极管开关的近 似直流等效电路+ 0.7V _ee饱和时截止时 (3) 开关时间 开启时间ton : 三极管由截止到饱和所需要的时间, 纳秒(ns)级。 关断时间toff : 三极管饱和由到截止所需要的时间, 纳秒(ns)级, toff & ton。toff的大小与工作时三极管饱和导通的深度有关,饱和程度 越深, toff 越长,反之则越短。 2.1.3 MOS管的开关特性 MOS管的三个工作区： 截止区；非饱和区；饱和区。GVCC RD DSNMOS 管开关 电路MOS管作开关使用时，通常工作在截止区和非饱和区。 数字集成电路中常用的MOS管为P沟道增强型和N沟道增 强型。 (1) 导通条件及导通时的特点(以NMOS管为例) 导通条件: VGS & VTN(VTN为NMOS管的开启电压)导通时的特点: 在开关电路中,MOS管导通时一般工作 在非饱和区,这时要求VGS & VTN +VDS ,导通电阻RDS为几 百欧姆。 (2) 截止条件及截止时的特点 截止条件: VGS &VTN截止时的特点: 漏―源之间没有形成导电沟道,呈高阻状 态,阻值一般为109~1010Ω,MOS管截止。 VDD RDVDD RDD GNMOS管开关近 似直流等效电路 (3) 开关时间D GRDS (几百Ω)S S导通状态截止状态MOS管本身的开关时间很小.组成开关电路时,由于管 子间的寄生电容和布线电容的存在,加上MOS管的输入、 输出阻抗较大,使输入、输出电路的充放电时间常数增加, 影响了开关时间。 2.2 分立元件门电路 2.2.1 二极管门电路 1. 二极管与门 A B C&DA DB DC VCC(5V) ROA F B CF 原理图逻辑符号 假设：二极管为理想开关； 输入信号VIL=0V,VIH=3V. VCC(5V)分两种情况分析： 1) A、B、C三端输入均为3V 二极管DA、DB、DC均导通 F=3V 3V A 0V 0V B 3V 3V CDA DB DCROF 0V 3V2) A、B、C三端输入有0V信号输入时，如A、B为0V, C 端输入3V 二极管DA、DB导通,DC截止 F=0V 综上所述:电路为二极管与门 2. 二极管或门 A B C≥1F 逻辑符号0V A 3V 3V B 0V 0V CDA DB DCF 0V 3V 原理图RO VCC(-5V)假设：二极管为理想开关； 输入信号VIL=0V,VIH=3V。 分两种情况分析： 1) A、B、C三端输入 均为0V，二极管DA、DB、DC均导 通 F=0V 2) A、B、C三端输入有 3V信号输入时，如A、B为3V, C端输入0V， 二极管DA、DB导通,DC 截止 F=3V Vcc(3V) RC2.2.2 三极管门电路 1. 非门Vi1kΩ 1.5kΩ VBR1 R2 Vo10kΩ工作原理(设三极管电流放大倍数β=30)VBB(-5V)三极管非门电路① Vi=0V,则三极管基极电位VB&0V,满足截止条件 VBE&0.5V, 三极管截止,IC=0, VO=Vcc=3V, 为高电平。 ② Vi=3V，三极管饱和。因为饱和时VB=0.7V,基极电流 IB=(Vi－VB)/R1－(VB － VBB)/R2 =(3 －0.7)/1.5 －(0.7 －(－5))/10 =0.96mAVi Vcc(3V) RC1kΩ 1.5kΩ VBR1 R2 Vo10kΩ而三极管饱和时所需要的最小基极电流 IBS=ICS/β=(Vcc－VCE)/(RC? β) =(3 －0.3)/(1×30)=0.09mAVBB(-5V)三极管非门电路 结论: 由于 IB&IBS所以,三 极管饱和.输出为低电平. VO=0.1~0.3V 2.3 TTL门电路 三极管―三极管逻辑门电路(TTL),是指输入端和输出 端都用三极管的电路,简称TTL电路,是双极型数字集成电 路。 2.3.1TTL与非门典型电路及其工作原理(1) 电路组成 电路分三个部分: 输入级、中间级、输出级。 ① 输入级：R1、T1、D1、D2 T1为多发射极晶体管b A B e b cA B R1 R2Vcc(5V) R44kΩ1.6kΩ130ΩT4T1T2D3F T5D1D2R3Ae1Be21kΩc输入级中间级 输出级 D1、D2 为钳位二极管，起保护T1管的作用。 ② 中间级: R2、T2、R3 分相、放大作用 ③ 输出级: R4、T4、T5、D3 输出级特点： 静态功耗低，开关速 度快，这种电路结构 称为推拉式电路。 输入极 (2) 工作原理 中间极 输出极A B T5 D1 D2 R3 T1 T2 R1 R2 Vcc(5V) R44kΩ1.6kΩ130ΩT4D3F1kΩ 设输入信号高低电平分别为 ViH=3.4V; ViL=0.2V PN结正向导通电压为0.7V; 三极管电流放大倍数β=20。 (一) 输入中有低电平 T1管发射结导通,T1管饱和。 A 由于T2基极电压仅为0.3V , 故T2、 T5均截止。B D1 D2 R1 R2 Vcc(5V) R41mA 0.9V 0.2V4kΩ1.6kΩ 5V130ΩT4T1 0mAT2D3F0.3VR33.6VT51kΩT4、D3导通，输出约为3.6V(50.7-0.7=3.6). 输出高电平1。 (二) 输入均为高电平 T1管处于倒置工作状态 (be结反偏,bc结正偏.); 3.4V T2管处于饱和工作状态; T4管处于截止工作状态; T5管处于饱和工作状态; F输出为“0”。 综合上面两种情况,该电路实现与非功能。F=ABA B R1 R2Vcc(5V) R44kΩ 2.1VT11.6kΩ 1VT2130ΩT41.4VD3F3.4VD1 D20.1V 0.7VR3 T51kΩ 2.3.2TTL与非门的电压传输特性电压传输特性是指输出电压VO随输入电压VI的变化规律。 VO=f(VI) 1. 特性曲线分析V0(V)3 2截止区,T5管截止. 线性区,T5管截止,T4管 处于放大区 (射极跟随输出). 转折区,T2、T5由放大 进入饱和,T4进入截止. 饱和区,T5管饱和.0.5 1 1.5Vcc(5V) R1 R2 R410VI(V)4kΩ1.6kΩ130ΩT4A BT1T2D3T5FD1D2R31kΩ 2. 主要参数 (1)输出高电平VOH,低电平VOL。 (2)阈值电压VTH: 转折区中间点对应的 输入电压,约为1.4V。V0(V)VOH 3 21 VOL 0VTH 0.5 1 1.5VI(V) (3) 输入端噪声容限 VNH、VNLVO1输出 VOHmin VNH VIHmin VILmax VNL VOLmaxVI1输入11VOVI0输出1输入 2.3.3 TTL与非门的静态输入与输出特性 1. 输入特性 1)输入伏安特性( II=f(Vi) ) 定义：电流流入T1的发射极 方向为正方向。 2)反映出的主要参数0 -0.5 -1.0 -1.5II(mA)0.5 1.0 1.5高电平输入2.1VI(V)40μA低电平输入 (1) IIL (输入低电平电流)一个门电路提供VCC ? VBE1 ? VIL I IL = ? ≈ ?1mA (作为前级门的灌电流 R1 负载.)(2) IIH (输入高电平电流) 一个管脚提供 IIH约在40μA以下。(作为前级门的拉电流负载.) 2.输入端负载特性 在门输入端和地之间接电阻Ri,当电阻从0Ω逐步增加 时，由于电阻内部有电流流过,会使电阻两端电压Vi逐步 增加。 当T1管饱和导通时:VCCR14kΩRi Vi ≈ ( VCC ? VBE1 ) R1 + R iRoff≈0.9kΩ, Ron≈3kΩ。ViT1Ri Vi(V)当Ri小于R0ff时,输入为低 电平;当Ri高于Ron时,输入 为高电平。2 101 2Ri(kΩ)当输入端开路时,看作输入高电平 注意:TTL电路具有此特性,而CMOS电路不 具有此特性 3.输出特性灌电流 拉电流 拉电流 负载 灌电流 负载Vo(V)A B&1 0 Vo1&驱动门负载门灌电流 情况3.0 2.0 1.0拉电流 情况I0(mA)-15 -10 -5 05 10 15 1) 灌电流工作情况 驱动门输出为低电平（T5管饱和，T4管截止）,负载 门电流流入驱动门，流入驱动门的电流值IL取决于和驱动 门相连接的负载门个数,即IL=NIIL(IIL为负载门低电平输 入电流,约为1mA左右) 由曲线可见,对所分析的电路, 当灌电流不超过16mA时,VO不 超过VOLmax=0.4V。称带灌电流 负载能力IOLmax=16mA灌电流 情况3.0 2.0 1.0Vo(V)拉电流 情况I0(mA)-15 -10 -5 05 10 15 一个门在低电平时能驱动同类门的最大个数为: NOL=IOLmax/IIS=16/1.1≈14 (这里的IIS为输入短路电流) 2) 拉电流工作情况 驱动门输出为高电平灌电流 情况3.0 2.0 1.0Vo(V)（T5管截止）,负载门输入电流拉电流 情况I0(mA)由驱动门提供,流出驱动门的电流值IH取决于和驱动门相连接的-15 -10 -5 05 10 15负载门的管脚的个数,即 IH=NIIH右)(IIH为负载门高电平输入电流,约为40μA左从曲线上看，当IO大于5mA时，VO才开始出现下降趋 势，但决定IOHmax值的并不是VOHmax,而是器件的功耗。 在上面讨论的电路中, IOHmax约为400μA。 NOH=IOHmax/IIH=400/40=10 取 min(NOL,NOH)=N 则 min(14,10)=10 定义为扇出系数 2.3.4TTL与非门的动态特性VI050%1. 传输延迟时间tpd 传输延迟时间指门电路的输出信 号相对于输入信号的延迟时间。 1 (tPHL+tPLH) 定义: tpd= 2 一般 tPLH&tPHLVO050%tPHL 导通tPLH截止延迟时间 2. 电源的动态尖峰电流 TTL门电路的功耗等于电源电压VCC和电源电流ICC的 乘积,由于VCC=5V为定值,所以ICC的大小就能反映功耗的 大小.对于上述电路,稳态时,输出为高电平时的电流 ICCH≈1.1mA,输出为低电平时的电流ICCL≈3.4mA。 在动态情况下,特别是当输出电平由低突然变为高的过渡过程中,在某个瞬间,会使门电路中的所有管子均导通, 使电源电流出现尖峰脉冲.尖峰电流有时可达40mA。 电源的动态尖峰电流引起的后果: 1) 使电源的平均电流加大.而且,工作频率越高,平均电 流增加越多; 2)电源的动态尖峰电流通过电源和地线的内阻,形成系统 内部的噪声源。 2.3.5 其他类型的TTL门电路 除与非门外,TTL电路产品中还有各种功能的门,如 或非门、异或门等。具有不同输入、输出结构的门电路 1.集电极开路门(OC门)R1 R2Vcc(5V)(以与非门为例说明) &A4kΩ1.6kΩA B逻辑符号T1T2 F T5FB D1 D2R31kΩ输入级中间级 输出级 说明: OC门的特点: 1) 实现线与功能上拉 电阻&①普通的TTL电路不能将输出 端连在一起,输出端连在一起, 可能使电路形成低阻通道,使电 路因电流过大而烧毁;VCC RA B C DF=AB CD =AB+CD&②由于OC门的集电极是开路的, 要实现正常的逻辑功能,需外加 上拉电阻。 2) 作电平转换器 改变和上拉电阻相连的电源 值，可改变输出高电平的值。 3) 作驱动器 OC门能输出较大的电压 和电流，可直接作为驱动 器驱动发光二极管、脉冲 变压器等。 &10VRLA BF高电平输出电压为10V OC门的缺点：工作速度慢。 原因： 推拉式输出结构被破坏，使输出端负载电 容的充电要经过RL。 2. 三态输出门(TSL门)三态门(TSL门)的输出有三个状态,即: 0,1和高阻,在使 用中,由控制端(称使能控制端)来控制电路的输出状态。 Vcc(5V) R1 R2 R44kΩ1.6kΩ130ΩT4A B EN&FEN1) 当EN=1时,P=1,二 极管截止,电路等效FT1 A B EN 1 1 P R3 T2 D T5D3为普通与非门。 2) 当EN=0时,P=0,T4 和T5均截止,输出 高阻态。1kΩ 三态门的基本用途为实现用一根导线轮流传输几个 不同的数据或控制信号,通常将接受多个门的输出信号的 线称为总线。 总线 A1 EN11FENA21FA31FENEN2 EN EN3 单向总线结构 总线D1 EN 1EN双向总线结构 D21EN当EN=1时D1信号的非送至总线 当EN=0时总线上的信号送至D2注意： 在总线结构中，任一时刻仅允许一个门工作。 思考题：请设计下图中的控制电路，使三态门 G1~G4能在CP脉冲的作用下轮流工作。A1 B1 & G1ENA2 B2 控制&G2ENCP电路A3 B3&G3FENA4 B4&G4EN 2.3.6 TTL数字集成电路的各种系列主要改进 1）传输延迟时间；2）功耗；3）转换特性。 1. 快速型TTL门电路： 降低电阻阻值，减少了延时，但功耗增加 2. 低功耗型TTL门电路： 增大电阻阻值，降低了功耗，但延时增加 综合衡量指标：Ptpd，功耗时延积 3. 肖特基型门电路 抗饱和措施，兼顾功耗和速度矛 盾 TTL集成电路系列型号及性能表系 列 标准系列 低功耗肖 特基系列 肖特基系列 先进低功耗 肖特基系列 高速系列 先进肖特 基系列 快速系列 低功耗系列 型号举例 功耗/门 P(mW) 10
74S00 74ALS00 74F00 74AS00 74H00 74l00 2 19 1 4 10 22 2 传输时延 tpd(ns) 10 10 3 4 3 1.5 6 35 时延功耗积 P tpd(PJ) 100 20 57 4 12 15 132 35电源电压VCC=5V逻辑摆幅3.5V 2.4 其它类型的双极型数字集成电路在双极型的数字集成电路中，除了TTL电路 以外，还有二极管―三极管逻辑（Diode-Transistor Logic,简称DTL）、高阈值逻辑（High Threshold Logic,简称HTL）、发射极耦合逻辑（Emitter Coupled Logic，简称ECL）和集成注入逻辑 （Integated Injaction Logic，简称I2L）等几种 逻辑电路。 2.4.1 ECL门电路 (Emitter Coupled Logic) ECL门电路是一种新型高速逻辑电路,内部采用高速电 流开关型电路,内部放大器工作在放大区或截止区,从根 本上克服了因饱和而产生的存储电荷对速度的影响。 ECL门电路是目前各类集成电路中速度最快的电路. 1ECL门电路的工作原理Rc1 120Ω Rc2 135ΩECL门的核心电路是电流 开关电路.VO1 Vi T1 T2VO2 VR -1.2V电流开关电路实际上是 一个差分放大器。Re 500Ω-VEE(-5V) 设: VR=－1.2V;ViL=－1.6V; ViH=－0.8V;α=0.95 1) 当Vi=ViL时: 由于: VR=－1.2V 所以T2导通,T1截止. Ve=VR－0.7=－1.9V 流过Re的电流为0VRc1 120Ω -0.8V V O1 -0.8V ViRc2 135ΩVO2 T1 T2Re 500Ω0V-0.8V-1.6VVR -1.2V-VEE(-5V)Ie= [－1.9 －(－5)]/0.5=6.2mA 该电流全部流过T2管的集电极,VO2为 VO2=－αIeRC2≈ －0.8V 显然,T2工作在放大区.由于T1截止,所以 VO1=0V 2) 当Vi=ViH时: 由于 VR=－1.2V,所以T1 导通,T2截止, Ve= － 0.8－0.7=－1.5V0V Rc1 120Ω -0.8V V O1 -0.8V V i -1.6V Rc2 135Ω 0VVO2 T1 T2Re 500ΩV0.8VR-1.2V-VEE(-5V) 0VRc1 120Ω -0.8V V O1Rc2 135Ω流过Re的电流为 Ie= [－1.9 －(－5)]/0.5=7mA 该电流全部流过T1管的集电VO2 T1 T2Re 500Ω0V-0.8V V i -1.6VV0.8VR-1.2V极,VO1为 VO1=－αIeRC1≈ －0.8V 显然,T1工作在放大区.由于T2截止,所以 VO2=0V-VEE(-5V) 2.实用的ECL门电路Rc1 Rc2 VR R1T4 F1 AR1.1T5 T3R2 R1.2T’1 BT1 T2A F2 B≥1F2 F1ReR3F1=A+B F2=A+B-VEE 1) 电路由电流开关、基准电压、射极跟随器组成； 2) T4、T5两管（构成射极跟随器）使输入电压和输出电 压一致，同时使输出负载能力提高； 3) 互补输出，同时实现或和或非功能。 3. ECL门电路的主要特点 1. 速度快 1) 开关管导通时工作在非饱和状态,消除了存储电荷效应; 2) 逻辑摆幅小,缩短了寄生电容的充放电时间。 2.带负载能力强 输入阻抗高输出阻抗低。 3.逻辑功能强 互补输出。 4.功耗大 功耗包括电流开关、射极跟随器、参考电源。 5. 抗干扰能力差 逻辑摆幅小，噪声容限低所以抗干扰能力较低 2.5 CMOS门电路 MOS门电路具有制造工艺简单、集成度高、功耗低、 体积小、成品率高等优点。 特别适用于中、大规模集成电路的制造，在目前数字 集成电路产品中占据了相当大的比例 T12.5.1 CMOS反相器的电路结构图中驱动管T2为NMOS管,负载管 T1为PMOS管,为保证电路正常工 作,电源电压VDD大于两管的开启 电压的绝对值之和。CMOS反相器电路图 工作原理: 1) 当VI=0时, T2管截止， T1管导通，F=1;2）当VI=1(VDD)时,T2管导通, T1管截止,F=0。总是工作在一个导通而另一个截止的状态静态功耗极小 CMOS反相器电路图 2.5.5 其它类型的CMOS门电路 1．其他逻辑功能的CMOS门电路CMOS与非门CMOS或非门 2．漏极开路的CMOS门电路（OD门） 用做输出缓冲／驱动器，或者用于 输出电平的变换，可实现线与逻辑。漏极开路输出的与非门 3．CMOS传输门（TG门） 功能是：在控制信号的作用下，实现输入和 输出间的双向传输。CMOS传输门的电路结构和逻辑符号 工作原理：设两管开启电压的绝对值为2V,VDD=5V.输入 信号在0~5V内连续变化。 (1) C=0V,C=5V时，传输门截止.(T1和T2均截止）(2) C=5V,C=0V时，传输门导通.(T1和T2总有一只导通） 关于CMOS传输门： (1)由于MOS为对称的,源极和漏极可以互换,输入和输出 端也可互换,即CMOS传输门为双向的。 (2) 传输门和非门结合,可组成模拟开关。CMOS双向模拟开关的电路结构和符号 4．三态输出的CMOS门电路EN=0 F=A; EN=1 F对外呈高阻。 CMOS三态门可方便地 用于构成总线结构。EN1VDDT’2 T2F AT1 T’1CMOS三态非门 2.5.7 CMOS集成电路的特点和注意事项特点: 1) 功耗低 2) 工作电源电压范围宽 3) 抗干扰能力强 4) 带负载能力强 5) 输出幅度大 使用注意事项: 1) 多余的输入端不能悬空 2) 注意输入电路的过流保护 3) 电源电压极性不能反接,防止输出短路。 2.8 TTL与CMOS电路的接口 1. 由TTL到CMOS的接口电路 驱动门为TTL电路,负载门为CMOS电路,主要考虑的 是电平匹配,连接方法有多种： ① 若CMOS门的电源为5V（和TTL门相同）5V R 1 1TTLCMOS ② 若CMOS门的电源不为5V（和TTL门不同）,则TTL 电路可采用OC门。5V R 1 1 VDDTTLCMOS③ 采用专用集成电路。 2. 由CMOS 到 TTL的接口电路 由CMOS到 TTL的接口电路,除考虑电压匹配外,还 得考虑驱动电流(CMOS电路允许的最大灌电流为0.4mA, 而TTL门的输入短路电流大于1mA), 常用方法有: ① 采用CMOS缓冲转换器VDD(3~18V) VCC(5V)111CMOS缓冲/转换器TTL ② 将同一封装内的CMOS电路并接使用,以增大输出灌电 流。 ③ 采用射极跟随器,增大输出灌电流。 第3章 组合逻辑电路3.1 概述 组合逻辑电路: 电路在任一时刻的输出状态仅由该 时刻的输入信号决定,与电路在此信号输入之前的状态无 关. 3.2 组合逻辑电路的分析 3.2.1 分析方法 分析步骤: (1) 根据逻辑电路图,写出输出逻辑函数表达式; (2) 根据逻辑表达式,列出真值表; (3) 由真值表或表达式分析电路功能. 例: 分析下图所示逻辑电路& P2 A B CP1 P3&&≥1F&P4F=P2+P3+P4 =(A+B+C)?ABC =ABC+ABC P2=A?P1 逻辑功能: P3=B?P1 一致电路 P4=C?P1 P1=ABC真值表: A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1F 1 0 0 0 0 0 0 1 思考题：试分析以下逻辑电路的逻辑功能A B1P1 P2≥1P3&三变量奇校验电路 P5=11F 问：如何改成 偶校验电路≥1P4 C 3.3 组合逻辑电路设计 一般步骤: (1) 由实际逻辑问题列出真值表; (2) 由真值表写出逻辑表达式; (3) 化简、变换输出逻辑表达式； (4) 画出逻辑图。 例: 试用与非门设计一个三变量表决电路,表决规则为少 数服从多数. 解: (1) 列真值表 设: 由A、B、C表示三个输入变量，F表示表决结果。并 设A、B、C为1表示赞成，为0表示反对；F为1表示表决 通过，为0 表示不通过。 A 0 0 0 0 1 1 1 1B 0 0 1 1 0 0 1 1C 0 1 0 1 0 1 0 1F 0 0 0 1 0 1 1 1(2) 化简、求最简函数表达式 BC A 00 0 1 01 11 1 1 1 1 10F=AB+AC+BC =AB?AC?BC (3) 画出电路图 F&&&&ABC 例 设计一个两位二进制数比较器。 解 设被比较的数分别为 A=A1A0,B=B1B0;比较的结果 为:A1A0&B1B0时，输出F1=1； A1A0=B1B0时，输 出F2=1； A1A0&B1B0时，输出F3=1. A1 0 0 0 0 0 0 0 0A0 0 0 0 0 1 1 1 1B1 0 0 1 1 0 0 1 1B0 0 1 0 1 0 1 0 1F1 0 0 0 0 1 0 0 0列真值表： F2 F3 A1 A0 1 0 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 1B1 0 0 1 1 0 0 1 1B0 0 1 0 1 0 1 0 1F1 1 1 0 0 1 1 1 0F2 0 0 1 0 0 0 0 1F3 0 0 0 1 0 0 0 0 画卡诺图化简： F1=A1B1+A1A0B0+A0B1B0B1B0 A1 A0 00 00 01 11 10 1 1 1 1 1 1F2=A1A0B1B0+ A1A0B1B0 + A1A0B1B0 + A1A0B1B0B1B0 A1A0 00 11 10 00 1 1 1 1F101011110F201 11 10 F3=A1B1+A1A0B0+A0B1B0B1B0 A1 A0 00 00 01 01 1 11 1 1 10 1 1F3按F1、F2和F3表达式 可方便地用门电路实现 比较器的逻辑功能。11 10 1 3.4 组合逻辑电路中的冒险 前面分析组合逻辑电路时，没有考虑门电路的延迟时 间对电路的影响。实际上，由于门电路延迟时间的关系， 可能会使逻辑电路产生错误输出。通常把这种现象称为 竞争冒险。 产生冒险的原因A1 ≥1F=A+A=1 理想情况以例说明A A F 实际情况造成冒险的原因是由于A和 A到达或门的时间不同。 再举一例AA C B1&AC ≥1B F=AC+BC C C AC BC F& BC(分析中略去与门和或门的延时） 产生冒险的原因之一 ： 电路存在由非门产生的互补信 号，且互补信号的状态发生变化 时有可能出现冒险现象。毛刺 消去冒险的方法 1. 发现并消去互补变量 例如：F=(A+B)(A+C) 在B=C=0时，F=AA. 若直接根 据这个逻辑表达式组成电路，就可能出现冒险。 将上式写成：F=AC+AB+BC, 已将AA去掉，则不会出 现冒险。 2. 增加乘积项 例如：F=AC+BC, 当A=B=1时，F=C+C. 若直接根据 这个逻辑表达式组成电路，就可能出现冒险。 将上式写成： F=AC+BC+AB, 这样，当A=B=1时，不 会出现F=C+C,所以C状态的变化，不会影响输出。 3. 输出端并联电容器如果逻辑电路在较慢速度下工作，为了消去冒险，可 以在输出端并联一电容，其容量在4~20pF之间，该电容 和门的输出电阻构成RC低通网络，对窄脉冲起平滑作用。 3.5 可编程逻辑器件和VHDL概述 利用可编程逻辑器件（PLD，Programmable Logic Device）来实现电路的设计 硬件描述语言（HDL，HardwareDescription Language）就是可以描述硬件电路的功能 VHDL是应用最为广泛的国际标准电子设计语言 3.5.1 VHDL基本结构 硬件描述语言的基本格式包括两个要素 输入、输出的定义（即输入、输出说明） 对输出如何响应输入的定义（工作原理） 对应逻辑符号的描述部分：实体（Entity） 对应逻辑关系的说明部分：结构体(Architecture) 1 2 3 4以二输入与门为例： ENTITY and_gate IS ENTITY 实体名 IS PORT(a,b:IN BIT; PORT（端口名：端口模式 y: OUT BIT); END and_端口类型）ARCHITECTURE 结构体名OF 实体名 IS5 6 7 8ARCHITECTURE rtl OF and_gate IS BEGIN “&=”为赋值符 y&=a AND END 3.5.2 VHDL中的中间信号 电路模块内部的信号点，不是模块的输入也不是输出与输入输出端口分开定义，在逻辑功能描述部分定义 仅在一个模块内部有效 1 2 3 4 5 6 7 8 9 10ENTITY fig2 IS PORT(a,b,c : IN BIT; y: OUT BIT); END fig2; ARCHITECTURE ckt OF fig2 IS SIGNAL m :BIT; SIGNAL是关键字，定义m为中间信号 BEGIN 并行赋值语句 m&=a AND y&=m OR END 3.5.3 VHDL描述逻辑电路的进程形式 进程语句（PROCESS）是VHDL常用的子结构描述语句 以2输入与非门为例： 1 LIBRARY IEEE; USE IEEE.STD_LOGIC _1164.ALL; ENTITY nand2 IS PORT(a,b: IN STD_LOGIC; y: OUT STD_LOGIC); END nand2;库说明语句 使用包集合的说明语句2 3 4 5 6实体描述部分 7ARCHITECTURE nand2_l OF nand2 IS 结构体描述部分 8 BEGIN 9 PROCESS (a,b) PROCESS (敏感信号表)敏感信号参数a和b10 VARIABLE tmp:STD_LOGIC_VECTOR(1 DOWNTO 0);变量定义语句，定义tmp为新的变量11 12 13BEGIN tmp:=a&b; CASE tmp IS“: =”为变量赋值符号。“&”为并置运算符 条件选择语句 14 15 16 17 18 19 20 21WHEN”00”=&y&=’1’; WHEN”01”=&y&=’1’; WHEN”10”=&y&=’1’; WHEN”11”=&y&=’0’; WHEN OTHERS=&y&=’X’; END CASE; END PROCESS; END nand2_l;输出状态不定 进程结束语句 第4章 常用组合逻辑功能器件本章将介绍几种常用的中规模集成电路(MSI),这些中 规模集成电路分别具有特定的逻辑功能,称为功能模块,用 功能模块设计组合逻辑电路,具有许多优点. 4.1 自顶向下的模块化设计方法 顶: 指系统功能,即系统总要求,较抽象. 向下:指根据系统总要求,将系统分解为若干个子系统,再 将每个子系统分解为若干个功能模块… …,直至分成 许多各具特定功能的基本模块为止. S1 例: 设计一个数据检测 0 系统,功能表如下: 0 1 数据A、B分别来自两个 1 传感器. S2 0 1 0 1 输出功能 A+B A－B Min(A,B) Max(A,B) B: 数据检测系统B1:输入 传感器数据 B2 计算值顶层B3 选择输出*B11 传感器A B12 传感器B B21 A+B B22 A－B B23 Min(A,B) B24 Max(A,B)* * ： 叶结点***分层设计树B231 比 较 A和BB232 选 择 MinB241 比 较 A和BB242 选 择 Max**** AB11 转换A B12 转换BB2 :计算B传 感 器B1:输入B21 二进制 加法B22 二进制 减法min B231 比较B23 B232 选择B24max B242 选择B241 比较S1 S2B3 输出选择 输出功能选择分层 方框图 4.2 编码器 将信息(如数和字符等)转换成符合一定规则的代码. 4.2.1 二进制编码器 用n位二进制代码对N=2n 个特定信息进行编码的逻辑电路. 输入互相排斥编码器、优先编码器 设计方法: 以例说明 设计一个具有互相排斥输入条件的编码器. 输入: X0 、X1、X2 、X3 对应关系：输入 X0 X1 X2 X3输出：A1、A0A1 0 0 1 1 A0 0 1 0 1 X3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1X2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1X1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1X0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1A1 × 0 0 × 1 × × × 1 × × × × × × ×A0 × 0 1 × 0 × × × 1 × × × × × × ×X1 X0 X3 X2 00 00 01 11 10 × 1 × 101 0 × × × 01 0 × × ×11 × × × × 11 × × × ×10 0 × × × 10 1 × × ×A1=X2+X3X1 X0 X3 X2 00 00 01 11 10 × 0 × 1A0=X1+X3 4线―2线编码器电路图： (1) 编码器在任何时候只允许 有一个输入信号有效; (2) 电路无X0输入端; (3) 电路无输入时,编码器的 输出与X0编码等效.X2 X3 X3 X1 A1 A0≥1≥1 带输出使能(Enable)端的优先编码器: 输出使能端: 用于判别电路是否有信号输入. 优先: 对输入信号按轻重缓急排序,当有多个信号同时 输入时,只对优先权高的一个信号进行编码. 下面把上例4线―2线编码器改成带输出使能(Enable)端的 优先编码器,假设输入信号优先级的次序为:X3,X2,X1,X0. X3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1X2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1X1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1X0 A 1 0 0 1 0 0 0 1 0 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1A0 0 0 1 1 0 0 0 0 1 1 1 1 1 1 1 1X1 X0 E0 00 1 X3 X2 0 00 0 0 01 1 0 0 11 1 0 0 1 10 0 X1 X0 0 XX 00 3 2 0 00 0 0 0 01 0 0 0 11 1 0 1 10 001 0 1 1 1 01 0 0 1 111 0 1 1 1 11 1 0 1 110 0 1 1 1 10 1 0 1 1 A0=X3+X2X1 A1=X2+X3 EO=X3X2X1X0= X3+X2+X1+X0X2 X1 X3 X2≥1 ≥1 & ≥1A0编码器 电路图A1 EOX0 4.2.2 二－十进制编码器 输入: I0 ,I1 ,I2 … …I9,表示十个要求编码的信号. 输出: BCD码. 电路有十根输入线,四根输出线,常称为10线―4线编码器 4.2.3 通用编码器集成电路 1. 8线―3线优先编码器74148输入使能输 入 低 电 平 有 效选通输出 扩展输出输 出 二 进 制 数 的 反 码逻辑图引脚图 74148功能表 例：用两片74148构成16线―4线优先编码器。 高位芯片工作情况：X X X XX X X X X X X X0 1 1 11 0 1 1 1 1 1 1 0 011000 低位芯片工作情况：X X X X01 1 1 01 1 1 1 1 1 1 10 1 1 0 1 1 1 1 111010 问题思考：若用四片74148构成一个32线―5线 编码器，电路如何设计？ 若用八片74148构成一个64线―6线 编码器，电路又如何设计？ 扩展电路设计提示： 1）观察上例编码器低三位输出电路结构， 并找出规律； 2）分析高位输出和各GS之间的关系，将 GS作为输入，高位信号作为输出，设 计一输出电路。 2. 10线－4线优先编码器74147逻辑图引脚图 74147功能表 4.2.4 编码器应用举例 4.2.5 编码器的VHDL描述 一个普通编码器的例子：LIBRARY USE ieee.std_logic_1164. ENTITY encoder IS PORT(input : IN STD_LOGIC_VECTOR(7 DOWNTO 0); y : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END ARCHITECTURE rtl OF encoder IS BEGIN PROCESS(input) BEGIN CASE input IS WHEN “”=&y&=“111”; WHEN “”=&y&=“110”; WHEN “”=&y&=“101”; WHEN “”=&y&=“100”; WHEN “”=&y&=“011”; WHEN “”=&y&=“010”; WHEN “”=&y&=“001”; WHEN “”=&y&=“000”; WHEN OTHERS=&y&=“XXX”; END CASE; END PROCESS; END 一个优先编码器的例子：LIBRARY USE ieee.std_logic_1164. ENTITY priorityencoder IS PORT( input: IN STD_LOGIC_VECTOR(7 DOWNTO 0); y: OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END ARCHITECTURE rtl OF priorityencoder IS BEGIN PROCESS(input) BEGIN IF (input(7)='0') THEN y&= “111”; ELSIF (input(6)='0') THEN y&= “110”; ELSIF (input(5)='0') THEN y&= “101”; ELSIF (input(4)='0') THEN y&= “100”; ELSIF (input(3)='0') THEN y&= “011”; ELSIF (input(2)='0') THEN y&= “010”; ELSIF (input(1)='0') THEN y&= “001”; ELSE y&= “000”; END IF; END PROCESS; END 4.3 译码器/数据分配器 译码是编码的逆过程，作用 是将一组码转换为确定信息。 4.3.1 二进制译码器 输入：二进制代码，有n个； 输出：2n 个特定信息。 1. 译码器电路结构 以2线― 4线译码器为例说明 2线― 4线译码器的真值表为:X0 X1 … Xn-1二进制 译码器 …Y0 Y1yB 0 0 1 1 A 0 1 0 1 Y0 Y1 Y2 Y3 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 12 n ?1 下图为高电平输出有效的2线C 4线译码器电路图,LSB A MSB B 1 1 & Y1 & Y2 & Y3 & Y0Y0=BA=m0 Y1=BA=m1 Y2=BA=m2 Y3=BA=m3思考：若输出为低有效， 则表达式？ 由真值表容易得出: ① 高电平输出有效二进制译码器,其输出逻辑表达式为: Yi=mi (mi为输入变量所对应的最小项) ② 低电平输出有效二进制译码器,其输出逻辑表达式为: Yi=mi (mi为输入变量所对应的最小项) 思考：有三位输入二进制码？ 译码器的另一种结构：矩阵式结构特点：门的扇入数少； 延迟时间长。 2. 译码器的使能控制输入端 1）利用使能输入控制端，既能使电路正常工作，也能 使电路处于禁止工作状态； 2）利用使能输入控制端，能实现译码器容量扩展。 LSB A MSB B1 1& Y0 & Y1EN为使能控制输入端， EN=0，输出均为0； EN=1，输出译码信号。 电路满足：Yi=mi ENY0 A Y1 Y2 B& Y2 & Y3EN ENY3逻辑符号逻辑图 利用使能端实现扩展的例子：I0 I11（1） Y0 A Y1 B Y2Y0 Y1 Y2 Y3当I2=0时，(1)片工作, (2)片禁止. 当I2=1时, (1)片禁止, (2)片工作. 由两片2线―4线译码器 组成3线―8线译码器I2ENY3（2） Y0 A Y1 B Y2Y4 Y5 Y6 Y7ENY3 2线―4线译码器组 成4线--16线译码器 4.3.2 二―十进制译码器 输入: BCD码.(常称4线―10线译码器) 输出: 十个高、低电平.Y1 1 0 1 1 1 1 1 1 1 1 1 Y2 1 1 0 1 1 1 1 1 1 1 1 Y3 1 1 1 0 1 1 1 1 1 1 1 Y4 1 1 1 1 0 1 1 1 1 1 1 Y5 1 1 1 1 1 0 1 1 1 1 1 Y6 1 1 1 1 1 1 0 1 1 1 1 Y7 1 1 1 1 1 1 1 0 1 1 1 Y8 1 1 1 1 1 1 1 1 0 1 1 Y9 1 1 1 1 1 1 1 1 1 0 1真 值 表伪 码A3 0 0 0 0 0 0 0 0 1 1 1A2 0 0 0 0 1 1 1 1 0 0 0A1 0 0 1 1 0 0 1 1 0 0 1A0 0 1 0 1 0 1 0 1 0 1 0Y0 0 1 1 1 1 1 1 1 1 1 1输 出 低 电 平 有 效11111111111111 4.3.3 通用译码器集成电路 (1) 74138 带使能端3线―8线译码器逻辑图引脚图 74138功能表 74138特性：①74138的逻辑表达式为：Yi = miG1 G2 A G2 B② 电路输出低电平有效; ③ S1S2S3=001,电路工作;否则,电路禁止工 作,电路输出均为1。 (2) 74154BIN/SIXTEEN a0 a1 a2 a3 S1 S2 1 2 4 8 & EN 15 Y15 0 Y0(3) 7442BCD/DEC a0 a1 a2 a3 1 2 4 8 0 Y0… …9 Y94线―16线译码器… …4线―10线译码器 4.3.4 数据分配器 数据分配是将一个数据源输入的数据根据需要送到 不同的输出端上去，实现数据分配功能的逻辑电路称为 数据分配器。分配器又叫多路复用器。 数据分配器一般用带使能控制端的二进制译码器实现。BIN/OCT074138输出表达式：Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y71 2 3 4 5A B C G11 2 4Yi = miG1 G2 A G2 B分配器输出表达式：ENDG2A G2BEN6 7Yi = mi EN D 4.3.5显示译码器 用于驱动数码显示器，使其显示有用的 字符或图形 1. 半导体数码管（Light Emitting Diode简称LED）a f b g e d c七段数码管 显示器 七段数码管的两种连接方法： ① 共阴a b c d e f g阳极加高 电平字段 亮。 ② 共阳a b c d e f ga f g e c d b阴极加低 电平字段 亮。 1 3. 显示译码器设计 功能：将表示数字的BCD码转换成七段显示码。 a b c d 输出：七段显示码 e f gD C 输入：BCD码 B A七段 显示 译码 器 D 0 0 0 0 0 0 0 0 1 1化简后表达式: a=ABCD+ABC C B A a b c d e f g 显示 b=ABC+ABC c=ABC 0 0 0 0 0 0 0 0 0 1 0 d=ABC+ABC+ABCD 0 0 1 1 0 0 1 1 1 1 1 0 1 0 0 0 1 0 0 1 0 2 e=A+ABC 0 1 1 0 0 0 0 1 1 0 3 f=AB+ABCD+ABC 1 0 0 1 0 0 1 1 0 0 4 g=ABC+BCD 1 0 1 0 1 0 0 1 0 0 5 化简说明: 1 1 0 0 1 0 0 0 0 0 6 ① 利用了无关项; 1 1 1 0 0 0 1 1 1 1 7 ② 考虑了多输出逻 0 0 0 0 0 0 0 0 0 0 8 辑函数化简中的公 0 0 1 0 0 0 0 1 0 0 9 共项.真值表 思考题： 根据上面设计，判断当输入DCBA为 1010时，LED显示什么字形？ 4. 通用七段显示译码器集成电路 常用的七段显示译码器集成电路有、7448、 等。下面重点介绍七段显示译码器7448。 七段显示译码器7448输出高电平有效，用以驱动共阴 极显示器。
7448实现多位显示由于第1片的RBI为0，而DCBA=0000, 所以满足灭零 条件，RBO=0。第2、3片也满足灭零条件。 第4、5、6片驱动正常显示。 思考题：如第1片输入DCBA不等于两片灭 零条件吗？ 4.3.6 译码器应用举例 1. 译码器实现组合逻辑函数 原理: 二进制译码器能产生输入信号的全部最小项,而 所有组合逻辑函数均可写成最小项之和的形式. 例 试用3线C 8线译码器和逻辑门实现下列函数 F(Q,X,P)=Σm (0，1，4，6，7） 解题的几种方法： ① 利用高电平输出有效的译码器和或门。 F(Q,X,P)=m0+m1+m4+m6+m7PA 0 1 2 3 4 5 6 7X B C Q 高位≥1F（Q，X，P）F(Q,X,P)=m0+m1+m4+m6+m7 ② 利用低电平输出有效的译码器和与非门。 F(Q,X,P)=m0m1m4m6m7PA 0 1 2 3 4 5 6 7X B C Q 高位&F（Q，X，P）F(Q,X,P)=m0m1m4m6m7 ③ 利用高电平输出有效的译码器和或非门。 F(Q,X,P)=m2+m3+m5PA 0 1 2 3 4 5 6 7X B C Q 高位≥1F（Q，X，P） ④利用低电平输出有效的译码器和与门。 F(Q,X,P)=m2m3m5PA 0 1 2 3 4 5 6 7X B C Q 高位&F（Q，X，P）F(Q,X,P)=m2m3m5 2. 计算机输入/输出接口地址译码电路 4.4 数据选择器 功能: 从多路输入数据中选择其中的一路送至输出端. 数据选择器简称MUX,数据选择器的数据输入端数称为 通道数. 数据选择器功能示意图:I0 I1数据输入Y数据输出I 2 -1n选择信号 （地址码）输入 4.4.1 数据选择器的电路结构 以四选一数据选择器为例讨论 功能表 A1 0 0 1 1 A0 0 1 0 1 Y D0 D1 D2 D3 输出函数表达式: Y= (A1A0)D0+ (A1A0)D1 + (A1A0)D2+ (A1A0)D3Y=ΣmiDii=03 电路图： A0 A1 D0 D1 D2 D31 1& & & & ≥1地址Y 输出数据 数据选择器通道扩展：由四选一数据选择器组成 十六选一数据选择器的例子 ZA1 A0 D0 D1 D2 D3YA3 A2A1 A0A1 A0 D0 D1 D2 D3YA1 A0 D0 D1 D2 D3YA1 A0 D0 D1 D2 D3YA1 A0 D0 D1 D2 D3YI0 I1 I2 I3I4 I5 I6 I7I8 I9 I10 I11I12 I13I14 I15 4.4.2 通用数据选择器集成电路 常用MUX集成电路输入数 16 2×8 8 4×4 2×4 8×2 4×2 TTL CMOS(数字) CMOS(模拟) ECL
数据选择器的逻辑符号及输入选通端: 以双四选一MUX74153和MUX74HC4539说明之。 MUX A0 A1 1ST1D0 1D1 1D2 1D3 0 0 G ｝3 1 EN 0 1 2 3Y=( (A1A0)D0+ (A1A0)D1 + (A1A0)D2+ (A1A0)D3)ST1Y2ST2D0 2D1 2D2 2D3 2Y内部结构由与、或、 非等门组成。74153 利用选通控制端实现通道扩展的例子:MUX 1ST1A0 A10 0 G ｝3 1 EN 0 1 2 3A2A2=0 时,由 A1A0选择1Di1Y ≥11D0 1D1 1D2 1D3 2D1 2D2 2D3Y2Y2ST 2D0A2=1时,由 A1A0选择2Di74HC4539 4.4.3 数据选择器应用举例 1. 用数据选择器实现组合逻辑函数 基本思想: 由数据选择器的一般表达式 Y=ΣmiDi 可知,利用地址变量产生所有最小项,通过数据输入信号 Di的不同取值,来选取组成逻辑函数的所需最小项. 例 试用八选一数据选择器74151实现逻辑函数 F(A, B, C)=Σm(0, 2, 3, 5) 解:待实现的函数为: F(A, B, C)=Σm(0, 2, 3, 5) =ABC+ABC+ABC+ABC74151的输出表达式为: Y=(A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3 + A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7)ST 比较两式: 令: ST=0 A2=A ; A1=B ; A0=C D1=D4=D6=D7=0D0=D2=D3=D5=1 Y=F MUX0ST=0 A2=A ; A1=B ; A0=C D0=D2=D3=D5=1 D1=D4=D6=D7=0 Y=FC B A1 0 1 1 0 1 0 0EN 0 0 G7 1 2 0 1 2 3 4 5 6 7 Y=F74151 例：试用四选一MUX实现逻辑函数 F=ABC+ABC+ABC+ABC 解：当MUX被选通时，其输出逻辑表达式为： Y= (A1A0)D0+ (A1A0)D1+ (A1A0)D2+ (A1A0)D3 将函数F写成：F=AB?1+AB?0+AB?C+AB?C 比较两式，令 A1=A；A0=B； D0=1，D1=0，D2=C，D3=C 则 Y=F 注：该题的解法不唯一。ST MUX 0 EN A0 B A1 0 G 0 ｝A 1 0 C C 13YFD0 D1 0 D2 1 D3 2 3 例：用四选一数据选择器实现逻辑函数： F(A,B,C,D)=Σm(1,2,4,9,10,11,12,14,15) 解:CD AB 00 01 11 10 1 1 1 1 1 1 1 00 01 1 11 10 1令数据选择器的地址A1A0=ABAB(CD+CD) =A1A0D0 AB(CD) =A1A0D1 AB(C+D) =A1A0D3 AB(C+D) =A1A0D2 D2=C+D=CD D3=C+D=CDD0=CD+CD=CD?CD D1=CD=CD 电路图：C D C D C D& & &1MUX ST 0 EN A0 B 0 A1 1 G 0 ｝3A D0 D1 0 D2 1 D3 2 3YF&注：上面采用A、B作为地址变量。实际上，地址变量 的选取是任意的，选不同的变量为地址变量时， 数据输入端的信号也要随之变化。 2. 动态显示电路七段数码管驱动电路可分为两种，一种称为静态显示， 另一种称为动态显示。 静态显示：每一个数码管由单独的七段显示译码器驱动。 动态显示：使用数据选择器的分时复用功能，将任意多个 数码管的显示驱动，由一个七段显示译码器来 完成。
4.5 算术运算电路 算术运算电路的核心为加法器. 4.5.1 基本加法器 1. 半加器(HA) 仅考虑两个一位二进制数相加, 而不考虑低位的进位,称为半加。 A BΣCOS C半加器逻辑符号 设: A、B为两个加数，S 为本位的和，C 为本位向高位的 进位。则半加器的真值表、方程式、逻辑图如下所示A 0 0 1 1 B 0 1 0 1 C 0 0 0 1 S 0 1 1 0S=A?B C=AB 逻辑方程A B=1S C&真值表逻辑图 2. 全加器 在多位数相加时,除考虑本位的两个加数外,还须考虑低 位向本位的进位. 例:1 1 +) 1 1 1 1 1 1 1 1 0 1 1 0 1 1 0 0 加数 加数 低位向高位的进位 和实际参加一位数相加,必须有三个量,它们是: 低位向本位的进位 Ci-1 本位加数 Ai 、Bi ； 一位全加器的输出结果为： 本位和 Si ； 本位向高位的进位 Ci 全加器电路设计：Ai Bi Ci-1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Ci 0 0 0 1 0 1 1 1 Si 0 1 1 0 1 0 0 1由两个半加器实现一个全加器 Ci-1Σ（Ai ?Bi） Ci-1 COSiAi BiΣAi ?Bi CO A B i i≥1CiSi=（AiBi+AiBi）Ci-1 + （AiBi+AiBi）Ci-1 =Ai?Bi ?Ci-1 Ci= （AiBi+AiBi）Ci-1+AiBi =（Ai ?Bi ）Ci-1+AiBiAi Bi Ci-1ΣCO CISi Ci全加器逻辑符号 3. 串行进位加法器 当有多位数相加时,可模仿笔算,用全加器构成串行进位 加法器.S3 C3 Σ C2 S2 Σ C1 S1 Σ C0 S0 ΣCOCICOCICOCICOCIA3B3A2B2A1B1A0B0四位串行进位加法器 串行进位加法器特点: 结构简单; 运算速度慢. 4.5.2 高速加法器 (1) 全并行加法器第 一 级 门 第 二 级 门nA Bn nmS CO特点: 速度最快，电路复杂。 (2) 超前进位加法器 设计思想: 由两个加数,首先求得各位的进位,然后再经全 加器算出结果. 全加器的进位表达式: Ci= （AiBi+AiBi）Ci-1+AiBi =AiBi+(Ai+Bi)Ci-1 令: Gi= AiBi---进位产生项 则: Ci=Gi+PiCi-1 Pi= (Ai+Bi)---进位传送项 若两个三位二进制数相加 A=A2A1A0 则: C0=G0 ; B=B2B1B0 C1=G1+P1C0=G1+P1G0 ;C2=G2+P2C1=G2+P2G1+P2P1G0 由Pi 、Gi 并经过两级门电路就可求得进位信号C.实际 实现中,是将求Gi和Pi的电路放进全加器中,而将全加器中求 进位信号的电路去除. 根据Gi 、Pi 来求进位信号C 的电路称为超前进位电路 （CLA） CLA逻辑图： 3位超前进位加法器 4.5.3 通用加法器集成电路 4.5.4 加法器应用举例 1. 用4×2选1数据选择器74157和4位全加器7483，构成 4位二进制加/减器。在二进制补码系统中，减法功能由加“减数”的补码实现。 S 0 1功能 (P)2+(Q)2 (P)2－(Q)2 2. 利用7483(四位二进制加法器)构成8421BCD码加法器. 二进制数和8421BCD码对照表 S=S4S3S2S1 十进制数 二进制数(和) 8421BCD码(和) B=B8B4B2B1 C4 S4 S3 S2 S1 K4 B8 B4 B2 B10 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1K4=C4=0 B=SK4=C4=1 B=S+0110 有溢出 十进制数 16 17 18 19二进制数(和) C4 S4 S3 S2 S1 1 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 18421BCD码(和) K4 B8 B4 B2 B1 1 0 1 1 0 1 0 1 1 1 1 1 0 0 0 1 1 0 0 1K4=C4=1 B=S+0110 无溢出总结上表,可得: ① K4=1 时,需进行加6 (0110) 校正; ② K4=1 有三种情况: a. C4=1 (对应十进制数16,17,18,19) ; b. S4=S3=1 (对应十进制数12,13,14,15) ; c. S4=S2=1(对应十进制数10,11,14,15) . 所以: K4=C4+S4S3+S4S2 A1 A2 A3 A4 B1 B2 B3 B40A1 Σ A2 CO A3 A4 B1 B2 S4 B3 S3 B4 S2 S1 CIC4& &≥10 0A4Σ A3 CO A2 A1 B4 B3 B2 B1 CIK4B8 B4 B2 B10码加法器7483 BCD－二进制码转换器 转换过程： （1） 将BCD码中的每一位的权值用二进制数表示； （2） 将所给BCD码中‘1’所代表的二进制数相加； （3） 相加的结果即为所给BCD码的等效二进制数。 例如，要将BCD码（十进制数87）转换为 二进制，其算式如下： 如两位十进制数的8421BCD码为：B3 B2 B1B0 A3 A2 A1 A0（十位） （个位） 根据对照表，借助半加器和全加器，可设计出 转换电路。 4.6 数值比较器 数值比较器用来判断两个二进制数的大小或相等. 4.6.1 一位数值比较器 表达式: 真 值 表 A B Y(A&B) Y(A&B) Y(A=B) Y(A&B)=AB0 0 1 1 0 1 0 1 0 0 1 0 0 1 0 0 1 0 0 1Y(A&B)=AB Y(A=B)=AB& ≥1逻辑图A B1Y(A&B) Y(A=B) Y(A&B)1& 4.6.2 多位数值比较器 比较两个多位数,应首先从高位开始,逐位比较。 B=B3B2B1B0 例如: A=A3A2A1A0 Y(A&B)=A3B3+(A3B3) A2B2+ (A3B3) (A2B2) A1B1 + (A3B3) (A2B2) (A1B1) A0B0 Y(A&B)=A3B3+(A3B3) A2B2+ (A3B3) (A2B2) A1B1 + (A3B3) (A2B2) (A1B1) A0B0 Y(A=B)=(A3B3) (A2B2) (A1B1)(A0B0 ) 四位数值比较器逻辑表达式 4.6.3 通用数值比较器集成电路 通用数值比较器集成电路有多个品种，属CMOS 电路的4位数值比较器的有74HC85(对应的TTL电路为 74LS85)、CC14585等。 74HC85为带级联输入的4位数值比较器。 (10) (12) (13) (15) (4) (3) (2) (9) (11) (14) (1)COMP 0 1 2 A 3 A&B A=B A&B 0 1 B 2 3B3 1 A&Bin A=Bin 2 3 4 5 6 716 Vcc 15 A3 14 B2 13 A2 12 A1 11 B1 10 A0 9 B0A&B (5) (6) A=B (7) A&BA&Bin A&Bout A=Bout A&BoutGND 8
比较器的扩展: Y(A&B) Y(A=B) Y(A&B) Y(A&B) Y(A=B) Y(A&B) I十六位数值比较 器(并行接法)(A&B)7485A3 B3 A2 B2 A1 B1 A0 B0I(A=B) I(A&B)0 1 0Y(A&B) Y(A&B)7485A3 B3 A2 B2 A1 B1 A0 B00 1 0Y(A&B) Y(A&B)7485A3 B3 A2 B2 A1 B1 A0 B00 1 0Y(A&B) Y(A&B)7485A3 B3 A2 B2 A1 B1 A0 B00 1 0Y(A&B) Y(A&B)7485A3 B3 A2 B2 A1 B1 A0 B00 1 0A15B15A0B0 串行接法和并行接法性能比较: 串行接法电路简单,但速度慢;并行接法电路复杂,速度快. 4.6.4 数值比较器应用举例 例：设计一个求两数之差绝对值电路。 设计思路：先将两数比较，对小的数求补，将得到 的补码与另一数相加，得到结果。 74HC85COMPB0 B1 B21 1 1 174HC83 1 2 3 4 1 2 3 4 CIA0 A1 A2 A31B0 B1 B2 B30 1 2 A 3 A&B A=B A&B 0 1 B 2 3A 1 2 3 4 COY0 Y1A&B A=B A&B1P B3 Q1A01Y2 Y3BA11A21A31 第5章 时序逻辑电路5.1 时序逻辑电路概述 1. 时序逻辑电路的基本概念时序逻辑电路的特点: 电路在任何时候的输出稳定值,不仅与该时刻的输入信号 有关,而且与该时刻以前的电路状态有关;电路结构具有反 馈回路.具有记忆功能存储电路 2. 时序逻辑电路的结构模型X 外部输入信号 组合电路 Z 外部输出信号存储电路 状态信号 Q W 驱动信号 3. 时序逻辑电路的描述方法（1）逻辑方程 输出方程: 驱动方程: 状态方程: Z(tn)=F[X(tn),Q (tn)] W(tn)=G[X(tn),Q (tn)] Q(tn+1)=H[W(tn),Q (tn)] 说明任何时刻的输出不仅和该时刻的外部输 入信号有关，而且和该时刻的电路状态及以前的 输入信号有关。 （2）状态表 输入 原状态 新状态 输出 输入 原状态XXQnQn+1ZQnQn+1/Z 新状态/ 输出 （3）状态图X/ZQn+1 新状态原状态Qn输入/ 输出（4）时序图(定时波形图)Set Reset Q 4. 时序逻辑电路的分类（1）按存储电路中存储单元状态改变的特点分类 同步时序电路 异步时序电路 （2）按输出信号的特点分类 米里（Mealy）型 摩尔（Moore）型 （3）按时序电路的逻辑功能分类 计数器 寄存器 移位寄存器 两类存储单元电路 ： (1) 锁存器 (2) 触发器 锁存器: 直接由激励信号控制电路状态的存储单元. 触发器: 除激励信号外,还包含一个称为时钟的控制信号 输入端. 激励信号和时钟一起控制电路的状态. 锁存器和触发器工作波形示意图:Set Reset Q Set Reset Clock Q 5.2.1 普通锁存器 1. RS 锁存器的电路结构及逻辑符号SD≥1Q≥1S RQ Q或S RQ QRDQSD :置位端(置1端); RD :复位端(置0端); 定义: Q=0,Q=1 为0状态; Q=1,Q=0 为1状态.两个输入端(激励端): 2. RS 锁存器的逻辑功能分析设: 电路的原状态表示为Qn,新状态表示为Qn+1. ① SD=0; RD=0 (无激励信号),有下列两种情况:0≥110 Q≥100 10≥11 0≥1Q0Q10Q结论: Qn+1=Qn ② SD=0; RD=1 (置0信号有效):0≥110 11≥1Q结论: Qn+1=0 0Q③ SD=1; RD=0 (置1信号有效):1≥101 00≥1Q结论: Qn+1=1 1Q ④ SD=1; RD=1 (置0、置1同时信号有效):1≥100 01≥1Q0≥110 Q≥100 1≥11 0≥1Q0Q00Q10Q作用时激励信号同时消失后一般情况下，SD=RD=1应禁止使用。 RS锁存器的约束条件： SDRD=0 。 由与非门构成的RS锁存器：SD&Q&RDQS RQ Q或S RQ Q 3. RS锁存器的功能描述（1）特性表SD 0 0 0 0 1 1 1 1 RD Qn Qn+1 0 0 0 } 保持 0 1 1 1 0 0 } 置0 1 1 0 0 0 1 } 置1 0 1 1 1 0 × } 禁止 1 1 ×（2）特性方程Qn+1=SD+RDQn SDRD=0 （3）状态图SD=1 RD=0 SD=0 RD=× 0 SD=0 RD=1 1 SD=× RD=0 （4） RS锁存器工作波形图（初态假设为0） SD 0 0 0 0 1 1 1 1 RD Qn Qn+1 0 0 0 0 1 1 1 0 0 1 1 0 0 0 1 0 1 1 1 0 × 1 1 ×SD 01 0 10 0 01 0 0 1RD 0 0 0 1 0 1 0 Q 1 0 0 0 × 1 1 Q0 1 1 0 × 0 0 5.5.2 门控锁存器 1. 门控RS锁存器在RS锁存器的基础上, 加控制信号,使锁存器状态转换的时 间,受控制信号的控制. （1）门控 RS 锁存器的电路结构及逻辑符号R C& ≥1 &RD ≥1Q1S C1QQ1RQSSD （2）门控 RS 锁存器的逻辑功能分析 RD=R?C SD=S?C 当C=1时:门控RS锁存器功能和RS锁存器完全相同; 当C=0时:RD=SD=0,锁存器状态保持不变. （3）门控 RS 锁存器的逻辑功能描述 1) 门控RS锁存器特性方程: Qn+1=S+RQn {SR=0 C=1时成立 2) 门控RS锁存器特性表:C 0 1 1 1 1 1 1 1 1 S × 0 0 0 0 1 1 1 1 R × 0 0 1 1 0 0 1 1 Qn × 0 1 0 1 0 1 0 1 Qn+1 Qn 0 1 0 0 1 1 × × 3) 门控RS锁存器工作波形图:C S RQ 2. 门控 D 锁存器能将呈现在激励输入端的单路数据D存入交叉耦合结构的 锁存器单元中. （1）门控 D 锁存器的电路结构及逻辑符号1&RD&Q1D QC& &QC1QDSD （2）门控 D 锁存器的逻辑功能分析1&RD&QC& &QDSD1）当C=0时,RD=SD=1,电路处于保持状态; 2) 当C=1时,RD=D, SD=D，电路的新状态为： Qn+1=SD+RDQn=D+DQn}
我要回帖
更多关于 高电平有效 的文章
更多推荐
- ·90后80后如何用英语表达怎么拼
- ·英语后缀为ty的名词中什么时候用ty结尾？
- ·天安门旁边的门前柱子什么颜色吉利叫什么 这个不能不知道
- ·贵阳最繁华的地段在哪摩天大楼都在兰花广场周围吗？
- ·非常想知道异型竹建筑及宜昌装饰公司前十名的是哪几家哪家好?
- ·第一代试管婴儿费用哪些人可以做，流程怎样?
- ·我脸上长期起这样的痘痘是胸口长痘痘怎么回事事
- ·山西上海疤痕植发整形技术靠谱吗？
- ·华山医疗整形是三甲医院收费价目表吗 最新的价目表哪里有
- ·帕金深森综合症治疗用那种方法治疗好？zyzj176
- ·高血压会导致耳鸣可以引起耳鸣吗
- ·燕郊中美医院妇产科燕京妇产医院评价
- ·重庆市齐美口腔门诊部和原门诊部的详细地址是多少？
- ·你好， 我在章贡区人民政府网，带小孩打疫苗在哪里打？
- ·怎样治疗痉挛性斜颈颈会导致生活不能自理？
- ·厚嘴唇怎么变薄小窍门比较厚怎么办？怎样让厚嘴唇怎么变薄小窍门变薄
- ·北京人流手术东直门医院人流
- ·燕郊燕京燕郊新华妇产医院院做几路公交车
- ·神奇宝贝2017年剧场版8剧场版叫什么名字
- ·呼市男科医院哪里看阳痿啊？ 世纪男科不错
- ·74hc85多少电压是高电平伏属于高电平
- ·我想腾讯地图怎样弄定位怎么弄啊
- ·7925040-92W/AQA342
- ·阿斯加特内存条的内存保修多久呢？故障率高吗？
- ·一般什么情况导致长虹空调显示f6就停机
- ·7925040-92W/AQA342
- ·丰田卡罗拉2019款图片空调格图片
- ·我华为p10原装充电器充电器是闪充的然后今天用充电宝充了一下闪充就没了
- ·手机店现在有OPPOfind x 开卖x卖了吗
- ·usb电脑开机风扇噪音大大
- ·显卡驱动INFerror c2059 语法错误误
- ·苹果6sp进水主板坏了屏幕坏了进水后最好和最坏的情况是什么，大概怎么修
- ·优步是不是不能用了，老版优步Appskype手机版停用了吗 优步
- ·为什么我用TPE注塑的制品容易出现螺旋式注塑机纹和波浪纹呢?这是什么原因?
- ·现在是8g安装内存8g 3.48g可用，买了一条8g，准备装16g，主板有4个插口，已经插了第一个了，请问一定要按顺序插吗
- ·拼多多拼团模式功能定制开发需要多少钱？
