该申请要求于2015年3月25日提交的号为62/137,819的美国临时申请和于2015年11月8日提交的号为62/252,522的美国临时申请的权益。这些申请中的每篇申请的说明书以其全文通过引用并入本文。

本公开涉及存储器阵列和集成电路；更具体地，本公开涉及2d和3d存储器器件，其在控制逻辑、选择元件、译码器逻辑、驱动器、信号读出电路和/或i/o电路中采用薄膜晶体管(tfts)，使得适于单独存储器芯片或者芯片上的嵌入存储器的低成本的单片的三维存储器电路和器件成为可能。由于互连距离的显著降低，存储器层和tfts的单片的3d堆叠使得具有高密度、低成本和高速的3d存储器和逻辑电路器件成为可能。此外，tfts被实施成使得到所有类型的ic的高i/o连接成为可能，并且可被制备在诸如印刷电路板的多层基材上以允许在单个元件上在ic之间的i/o电路和相关金属、光学或者rf的互连的设计以及到单个基材上的ic生产以及ic互连的可能的完全集成。新的装置(诸如适于手机、平板电脑和计算机的显示器)可被单片地制备到具有tfts的玻璃或挠性基材上的存储器和逻辑电路的上方或下方，其中tfts用于适于显示器、存储器和甚至处理器的所有逻辑、驱动和读出电路。内建自测试(bist)电路和相关的led/显示器指示器给设计者和用户两者提供低成本的测试和更多的实用性。最后，无线供电使得全部的无金属互连的芯片成为可能，因此使得低成本的组合件成为可能，以及使得给设计者和用户两者提供更宽的灵活性成为可能。

由本文所述的各种实施例可实现优于现有技术的许多优势，包括但不限于：1)为了超高的生产能力，使用具有已有的tft基础结构的低成本的非导电(玻璃)基材；2)与晶体硅和高温多晶硅相比的更低成本的晶体管，诸如ltpstft、aostft以及其它低温处理的tfts；3)芯片面积降低(tfts在存储器单元上方或下方；不需要用于解码、读出或者驱动存储器单元的外围电路显著的面积)；4)通过tfts实现的高速i/o解决方案-不损失芯片面积-包括光学和无线互连；5)通过基于tft的bist电路实现的低成本测试；6)采用垂直型tfts(vtfts)和垂直型逻辑门的高密度的存储器和逻辑；7)对芯片的无线供电；8)包括全部无线芯片的新的低成本模块组件和系统设计；9)新的产品，诸如在相同基材上的几乎所有的手机电子元件；以及10)通过新兴的tft材料、结构和过程技术实现的超高性能产品。

64-非单晶有源器件层，诸如薄膜晶体管(tft)层

70-基材(坚硬的或者挠性的；优选非导电玻璃或者塑料)

81-薄膜晶体管可用的区域

82-在导电线和薄膜晶体管之间的互连区域

101-垂直通道的nand闪存存储器

104-(现有有技术实例的)外围电路

130-用于热源和热沉的接地平面

150-存储器单元区域

182-用于在到存储器单元的导电线和到tft的导电线之间的互连的区域

202-t-布线到体积1t1r存储器阵列的顶部的垂直型tft(vtft)的栅极电极(字线)

202-b-布线到体积1t1r存储器阵列的底部的垂直型tft(vtft)的栅极电极(字线)

203-在vtft的栅极和沟道之间的绝缘层(电介质)

204-n-掺杂的半导体材料

205-p-掺杂的半导体材料

206-到逻辑门的a(输入)电极

209-t-布线到顶部的垂直型逻辑门的out(输出)电极

209-b-布线到底部的垂直型逻辑门的out(输出)电极

210-s-与在导电线的相对侧上的存储器单元共用的体积交叉点存储器阵列的位线(y轴导电线)

211-s-与在导电线的相对侧上的存储器单元共用的体积1t1r存储器阵列的位线(y轴导电线)

220-体积交叉点存储器阵列的字线(z轴导电线)

215-最小分立的vlg单元区域

216-到逻辑门的b(输入)电极

220-b-布线到体积交叉点阵列的底部的字线

220-t-布线到体积交叉点阵列的顶部的字线

226-vtft的栅极电极-电介质的接触面积

230-体积交叉点存储器阵列的绝缘材料(例如，sio2)

231-体积1t1r存储器阵列的绝缘材料(例如，sio2)

236-vtft的b栅极电极-电介质的接触面积

240-体积交叉点存储器阵列的存储器单元材料

242-指示两个相邻的vlg的区域，由此输出电极(209)布线到用于一个vlg的顶部以及布线到在相同垂直区域内的用于另一vlg的底部

249-半导体堆叠区域-1f或者2f×3f(顶视图或者仰视图)

250-在体积交叉点存储器阵列上方的区域，用于与垂直的(字)线连接的

260-在体积交叉点存储器阵列下方的区域，用于与y轴(位)线连接的tfts可位于此

270-在体积1t1r存储器阵列上方的区域，用于与垂直的(字)线连接的tfts可位于此

272-在体积1t1r存储器阵列下方的区域，用于与y轴(位)线连接的tfts可位于此

280-体积1t1r存储器阵列的存储器单元材料

290-体积交叉点存储器阵列的存储器单元区域

291-体积1t1r存储器阵列的存储器单元区域

400-体积存储器阵列器件-包括存储器单元、选择元件(二极管、晶体管或者双向半导体开关)、位线和字线，以及基于tft的译码器逻辑、读出电路和其它控制器逻辑

501-用于布线的第一电极

502-用于布线的第二电极

4090-将金属线互连到i/o焊盘

aos-无定形的氧化物半导体

asic-专用集成电路

assp-专用标准产品

图14a和图14b是根据现有技术的垂直型nand器件的电学示意图(图1b和图25，美国专利8,824,209，受让人：三星)。图15[美国专利8,437,192的图4，受让人：旺宏电子(macronixinternational)]是根据现有技术的在3d存储器器件中的x轴、y轴和z轴导电线的结构的图示，并且其代表3dnand闪存存储器器件的很多种结构之一。

图1是根据现有技术的nand闪存存储器的电学示意图。

图2是根据现有技术的nand和nor闪存存储器的概要比较。

图3是根据现有技术的nand和nor闪存存储器的概要比较。

图4是根据现有技术的闪存存储器单元的电荷陷阱和浮动栅概要比较。

5是根据现有技术的2d或者平面构建的nand闪存存储器的图示。

6是根据现有技术的由世界上领先的存储器制造商提出的3d或者垂直构建的nand闪存存储器的概要比较表。

图7是根据现有技术的东芝的bics3dnand闪存存储器的电学示意图。

图8是示出根据现有技术的三星的terabit单元阵列晶体管(tcat)3dnand闪存存储器的结构的图示。

图9是示出现有技术3d存储器结构的独立字线和位线的接触孔所需区域的图示。

图10是示出现有技术3d存储器结构的独立字线和位线的接触孔所需区域的图示。

图11是示出根据现有技术的存储器阵列区域之外用于互连结构的区域的图示。

图12是示出根据现有技术3dnand闪存存储器结构将译码器逻辑布线到存储器阵列区域之外的区域的图示。

图13是描绘与根据现有技术的nand闪存存储器相关的常用术语的图示。

图14a和图14b是示出在现有技术的3dnand闪存存储器器件中各导电线连接的电学示意图。

图15是在根据现有技术的3d存储器器件中的x轴、y轴和z轴导电线的结构的图示。

图16a是垂直通道nand闪存型3d存储器器件的横断面侧视图(前面)。

图16b是垂直通道nand闪存型3d存储器器件的横断面侧视图(右面)。

图17是俯视图图示，其示出y轴和x轴导电线在各中间点处互连以允许简单连接到位于存储器单元上方或下方的一大晶体管阵列。

图18是用于3d存储器器件的x轴和y轴导电线的tfts的互连区域的设计实例。

图19是示出导电线到存储器单元以及导电线到tfts的布线和互连区域的图示。

图20a是3d体积交叉点存储器阵列的横断面侧视图(前面)。

图20b是3d体积交叉点存储器阵列的横断面侧视图(右面)。

图20c是3d体积交叉点存储器阵列的横断面俯视图。

图20d是描绘3d体积交叉点存储器阵列的体积尺寸的图示。

图21a是3d体积交叉点存储器阵列的横断面侧视图(前面)。

图21b是3d体积交叉点存储器阵列的横断面侧视图(右面)。

图21c是3d体积交叉点存储器阵列的横断面俯视图。

图21d是描绘3d体积交叉点存储器阵列的体积尺寸的图示。

图22a是3d体积1t1r存储器阵列的横断面侧视图(前面)。

图22b是3d体积1t1r存储器阵列的横断面侧视图(右面)。

图22c是3d体积1t1r存储器阵列的横断面俯视图。

图22d是描绘3d体积1t1r存储器阵列的体积尺寸的图示。

图23a是3d体积1t1r存储器阵列的横断面侧视图(前面)。

图23b是3d体积1t1r存储器阵列的横断面侧视图(右面)。

图23c是3d体积1t1r存储器阵列的横断面俯视图。

图23d是描绘3d体积1t1r存储器阵列的体积尺寸的图示。

图23e是3d体积存储器阵列的横断面侧视图(前面)的图示，示出位线和字线路由到存储器阵列的上方和下方用于互连到tfts。

图23f是3d体积存储器阵列的横断面侧视图(右面)的图示，示出存储器阵列的上方和下方的位线和字线的用于互连到tfts的布线。

图24a是3d体积交叉点存储器阵列的横断面侧视图(前面)。

图24b是3d体积交叉点存储器阵列的横断面侧视图(右面)。

图24c是3d体积交叉点存储器阵列的横断面俯视图。

图24d是描绘3d体积交叉点存储器阵列的体积尺寸的图示。

图25是示出多个在z轴方向上堆叠的体积存储器阵列器件和逻辑电路的图示，i/o和其它基于tft的电路在顶层上。

图26d是根据现有技术的cmosnand门的示意图。

图27d是根据现有技术的cmosnand门的示意图。

图27h-l是每个单元约12f²净面积的vlg层的俯视图。

图27h-2是布线到vdd、out和b端的vlg的横断面侧视图。

图28d是现有技术的cmosnor门的示意图。

图29a至图29c是一种可能采用超宽i/o的图示。

图30d是根据现有技术的cmosnand门的示意图。

图31d是根据现有技术的cmosnand门的示意图。

图32d是根据现有技术的pmosnand门的示意图。

图33d是现有技术的nmosnor门的示意图。

图34c是示出vlg层(cmos或者pmosnand门类型或者cmos或者nmosnor类型)的俯视图，每个单元16f²的净面积，24f²的总单元面积，具有交叉处。

图35d是现有技术的cmosnand门的示意图。

器件和相关方法涉及使用薄膜晶体管(tfts)将存储器阵列和逻辑电路从绝缘(电介质)基材电分离，并且使得能够在存储器阵列的存储器单元的上方和下方制备tfts，从而节约宝贵的芯片空间。此外，被驱动的存储器阵列的基体越大，则需要的晶体管的数目更少，因此允许设计译码器、读出和驱动器晶体管，其具有的最小特征尺寸比存储器单元的最小特征尺寸大得多。对于nand和nor闪存存储器器件而言，常规的存储器单元具有在掺杂晶体硅基材中的源极或者漏极。在硅基材处的该连接防止基材的该区域用于任何其它电路；尤其是操作存储器所需的外围电路不能被放在存储器单元下面。诸如美国专利7,777,268(walker)的nand器件的一些非常规设计，其教导不需要将存储器单元直接连接到硅基材。但是，walker并没有教导使用非半导体的绝缘(电介质)基材(例如，玻璃或者塑料)或者使用用于译码器逻辑、驱动器晶体管、读出电路和其它外围电路的薄膜晶体管。一些实施例使用薄膜晶体管，其用于存储器单元(在闪存存储器的情况下)和用于存储器器件操作的相关电路。此外，用于这种用于存储器操作的电路(译码器逻辑、读出电路、驱动器晶体管、i/o电路和其它控制器逻辑)的tfts基本上定位在存储器单元的上方或下方，因此几乎消除了在存储器单元的外围上用于这样的电路所需的芯片区域，因此增加了存储器芯片的密度。如在2014年12月23日提交的号为14/580,240美国专利申请中所提及的那样，用于译码器逻辑、读出电路、驱动器晶体管和用于存储器器件操作的其它电路的tfts的最小特征尺寸可比存储器单元设计的最小特征尺寸大得多。

图17是俯视图图示，其示出y轴和x轴导电线在各中间点处互连以允许连接到位于存储器单元上方或下方的一列大晶体管的实例。图18是用于3d存储器器件的x轴和y轴导电线的tfts的互连区域的一个设计实例的图示。在图17和图18中所示的这样的实施例中，导电线布线在存储器单元的上方或下方以连接到tfts。这一布线和创建在导电线和tfts之间用于互连的区域82的过程，代表了在存储器层的小的、更昂贵的、最小特征尺寸技术上的附加的光刻步骤。备选地-尤其是在通过堆叠平面存储器层制成的3d存储器的情况下，诸如在下文的(walker)的第三实施例中所述的平面交叉点存储器或者3d存储器结构中那样，相应的x轴和y轴导电线可被布线，从而可消除上述的附加的昂贵的光刻步骤。参考图19，其是示出用于导电线到存储器单元以及导电线到tfts的布线和互连区域的图示。到各个布线到tfts的导电线的导电线(或者x轴位线或者y轴字线)的互连的区域182具有这样的尺寸，以便允许以tfts被设计的相同最小特征尺寸制造到在存储器单元上方或下方的tfts的布线和互连，以便，并且因此，这样的布线可以低成本完成，所述低成本是低于以小得多的最小特征尺寸对导电线的布线以及创建到基本上在存储器单元上方或下方的tfts的互连区域82的成本。本文描述的实施例也可并入如在2015年11月8日提交的号为62/252,522的美国临时申请中所述的垂直型薄膜晶体管(vtfts)和垂直型逻辑门(vlgs)，该美国临时申请由此以其全文通过引用并入本文。至于在该说明书中使用的术语“最小特征尺寸”将只适于用下述这些特征，其由光刻设备而不是由在号为62/252,522的美国临时申请中更详细论述的沉积设备来确定。垂直型cmosnand逻辑门的增强设计在图26a至图26e、图27a至图27g、图30a至图30e、图31a至图31e以及图35a至图35e中描述，其全部设计采用在连接到a和b输入端两者的pmosvtft中的共用半导体通道层。图27a至图27g中所示的结构示出用于在半导体通道的相对侧上的a(226)和b(236)输入端的电极-电介质的接触面积，而图30a至图30e以及图31a至图31e示出用于在半导体通道的相同侧上的a(226)和b(236)输入端的电极-电介质的接触面积；其占据测量为1f×2f(图30c(t)和图30c(b))或者1f×3f(图31c(t)和图31c(b))的面积。共用半导体通道层的这些结构可被称为“3tcmosnand垂直型逻辑门”(“t”指代晶体管)，由此一个pmos晶体管实际上是这样的一个晶体管：其具有用于a(226)和b(236)输入门电极的接触面积两者的共用半导体通道层。图32a至图32e示出变型的nandvlg，其采用电阻器(r)来代替nmos晶体管，并且仍然在pmos晶体管上采用共用的半导体层。图32a至图32e中的该结构可被称为“1tpmosnand垂直型逻辑门”。图28a至图28f以及图33a至图33e示出分别为垂直型cmosnor逻辑门设计和nmosnor逻辑门设计的共用的半导体通道层(在这种情况下在nmosvtft中)的相似方法的应用。这些结构分别可被称为“3tnmosnor垂直型逻辑门”和“1tnmosnor垂直型逻辑门”。图34a、图34b和图34c适用于之前在图26a-26e(cmosnandvlg)、图28a-28e(cmosnorvlg)、图32a-32e(1tpmosnandvlg)以及图33a-33e(1tnmosnorvlg)中所述的垂直型逻辑门，其示出垂直型逻辑门的测量为24f²的总单元面积(246)测量和用于实现垂直型逻辑门的测量为16f²的净单元面积(248)的最佳布图。更高的密度可通过采用图30c(t)、图30c(b)和图30e以及图31c(t)、图31c(b)和图31e中所示显示的结构和布图技术来实现，在图30c(t)、图30c(b)和图30e中6f²的最小分立vlg单元面积(215)的vlgs的最佳布图获得估计为13f²的净单元面积，而在图31c(t)图31c(b)和图31e中7f²的最小分立vlg单元面积(215)的vlgs的最佳布图获得估计为13f²的净单元面积。更高的密度也是可能的，如图35a至图35e和图36中所示，在这种情况下a(206)和b(216)输入端从vlg的两端布线，输出电极(209)从顶部或者底部布线，而公共电极vdd(207)和gnd(208)都被布线到x方向(或者y方向)上的边缘。该布图提供了用于8f²的vlg的总单元面积(246)，由此可从顶部和底部接近输出电极(209)。然而更进一步的密度也是可能的，通过将输出电极(209-t)从一个cmosnand门(vlg#1)布线到顶部以及将输出电极(209-b)从相邻的cmosnand门(vlg#2)布线到底部，如图37a至图37e和图38中所示。该布图提供了用于6f²的vlg的净单元面积(248)，如图38中所示，由此可从顶部或者底部接近输出电极(209)但不能从两者接近，并且a(206)输入端从顶部布线，以及b(216)输入从底部布线。该有效的布图示出了一对相邻的vlgs在指示的区域(241)中共用vdd(207)和gnd(208)电极。另一个区域(242)指示了两个相邻的vlgs，由此在相同的垂直区域中将输出电极(209)布线到用于一个vlg(vlg#2)的顶部以及用于另一vlg(vlg#1)的底部。相同的两个相邻的vlgs不共用vdd(207)和gnd(208)电极和用于将它们相应的输出电极(209-t和209-b)布线到顶部和底部的相同垂直区域。实际上会希望具有从给定vlg层下方的布线层到顶部布线层的过孔；因此对于给定设计的vlgs的净单元面积将大于6f²但小于8f²。

被共用的半导体通道层通过垂直型tft结构唯一地可行并且在材料和过程成本上都提供生产成本节约。本领域内的技术人员将意识到许多其它逻辑门可采用本文所述的教导以及在相关的申请中公开的那些来设计，并且因此所公开的实施例将不局限于只应用nand和nor门。

热辅助的集成电路-闪存存储器

本文公开的一些实施例的一个方面在宏观意义上在于，附加的电流被施加到一个或多个接地平面来加热存储器单元体积(包括电荷陷阱层)。即，不需要单独处理每个单独单元来热退火。与本文公开的一些实施例相关的接地平面可用于多个目的，包括1)与使用基材作为接地相比的更低电阻的接地平面；2)热沉，其附接到其它散热组件(诸如器件外部的引脚和平面)；以及3)用于电荷陷阱层的热退火的热源。从控制过程的角度来看，使用接地平面130作为热沉和热源在热退火过程中是有利的。例如，人们可控制何时获得内部退火温度以及获得的内部退火温度有多热，并且提供一种方式，为此其一旦已经执行退火任务则热量就被消散。接地平面130的位置可位于tft层和存储器层之间，如图16b中所示。存储器块或者部分可被分成允许一个多余的块或者部分，使得热退火可通过在各块或者部分上的顺序退火步骤在器件上执行，而不会中断存储器的操作。接地平面130也可被分成与存储器部分相对应的部分，使得所述的顺序退火成为可能。通过经由分成部分的接地平面130的加热使得不同电路能够顺序退火的多余电路的应用可被广泛应用于包括存储器或者逻辑的其它集成电路。

用于存储器单元半导体通道和tfts的半导体材料

当今存在的或者将来可被开发的全部tft技术应用于本文公开的各种实施例包括但不限于非晶硅、多晶硅、ltps、cgsi、igzo、基于石墨烯(graphene)的tfts、基于碳纳米管(cnt)的tfts和在很多现有技术参考文献以及在于2014年12月23日提交的号为14/580,240的美国申请中所述的全部那些。在本质上，任何薄膜晶体管技术(其不电耦联到基材主体)将被包括在薄膜晶体管的定义中，而不管处理温度如何，虽然优选低于450c。这些半导体材料可用于tfts和存储器单元中的半导体通道。基材可以是坚硬硬或者挠性的，玻璃或者塑料或者适于制造集成电路的任何其它基材。

当今存在的或者将来可被开发的全部tft材料应用于本文公开的各种实施例，包括但不限于非晶硅、多晶硅、ltps(低温多晶硅)、cgsi、igzo和其它非晶的氧化物半导体、基于石墨烯(graphene)的tfts、基于碳纳米管(cnt)的tfts。在本质上，任何当今存在或者将来被研发的薄膜晶体管技术(其不电耦联到基材主体)，将被包括在薄膜晶体管的定义中，而不管处理温度如何，虽然优选低于450c。在研发中的一些新颖的有前途的tfts包括以下四种：

1)由几所大学报道的“黑磷”，所述大学包括麦吉尔大学(加拿大，蒙特利尔)、蒙特利尔大学(加拿大，蒙特利尔)、复旦大学(中国，上海)和中国科技大学(中国，合肥)，

2)氧氮化锌(zincoxynitride，znon)tfts，诸如由京东方(boe)(中国)、三星(韩国)和其它在下列现有技术论文中所报道的那样：

以及4)在台湾交通大学(albertchin)研发的新颖的宽带隙的超薄膜金属氧化物的nmosfet，其被报道具有大于10⁷的高ion/ioff以及在1mv/cm下工作的0.54×sio2/si的器件的高迁移率，该高迁移率tft是由于如在下列论文中所述的更强的轨道重叠：

掺杂的非晶金属氧化物tfts诸如钒掺杂的锌锡氧化物(zinctinoxide，vzto)也是有前途的tfts。然而本文所述的各种实施例并不应限于在本文或者在现有技术参考文献中所述的tfts。在tft区域中进行着显著的发展；成为可用的新tft材料和器件将适用于本文所公开的各种实施例的范围和精神，如本领域内的技术人员将理解和意识到的那样。

这些半导体材料可用于tfts以及用在某些存储器单元(诸如nand或者nor闪存)中的半导体通道中。基材可以是坚硬的或者挠性的，玻璃(例如，钠钙(sodalime)玻璃、铝硅(aluminosilicate)玻璃、硼硅(borasilicate)玻璃或者其它成分的玻璃)或者塑料或者用于制造集成电路或者平板显示器的任何其它基材。

用薄的(小于50nm以及优选小于l0nm)半导体层制造的金属氧化物tfts特别适用于本文描述的各种实施例。由于与非晶材料相关的较少的微畴(domain)不规则性，据信具有这样的薄层的tfts具有显著更好的迁移率；因此，电阻被降低，并且材料表现为更像多晶材料。

内建自测试(bist)是用于测试芯片正确性的一种已知技术。通常情况下，由于有限的芯片区域以及需要降低成本，bist电路被要求最小化。这导致测试中的更高成本以及在晶片层、在封装的芯片层、以及在现场的在测试部分中的更高难度。本文公开的各种实施例采用tfts来创建bist电路，其使得能够在芯片上能够具有更好的测试覆盖率，而不会牺牲分配给存储器单元的宝贵的芯片区域。这进一步使得晶片测试、封装测试更迅速和更容易并且使得现场测试成为实用的。另外可能有若干光电二极管(led)指示器(在芯片上或者在芯片外)，以便提供指示信号，其可由观察者可见，说明芯片某种状态。例如：1)绿色二极管可指示“没有错误”，并且自测试是最新的并且一切事情正常工作；2)黄灯可指示没有已知的错误但是“自测试过期”；3)红灯可指示存在“错误”，即，芯片不正确地工作；4)蓝灯可指示有待被阅读的消息；等等。小的(可能七个)分段的显示器可被集成到芯片上或者芯片外以便显示任何错误代码。经常当存在系统问题时，被问询的第一个提问是——是软件还是硬件问题？仅仅扫视led和显示器指示器，上述led和显示器指示器的实施就能回答下述提问：问题的类型和问题的源头。此外，在某种情况下，自校正模式可使得自校正成为可能。例如，如果若干位不再正确地起作用，则那些位可从工作中去除或者被多余的位替代。用tfts制造的bist电路可被放置在ic的其它核心电路的上方或下方，没有牺牲芯片面积，并且因此将使得更多的电路能够提供附加功能，诸如调度测试。因此芯片能定期地执行自测试并通过二极管和显示器指示器报告结果或者从本地存储器报告芯片状态。当系统被构建并且每个芯片具有指示适当功能的二极管时，诊断任务变得容易和廉价得多。扫视系统，适当的电子功能即可被确定。

集成的显示器、存储器、处理器以及其它

本文描述的原理和在号为14/580,240的美国申请中描述的那些可应用于新颖的集成的模块，其包括下列部件的一些或全部，所有部件都以3d构造构建在具有薄膜晶体管的玻璃或者其它基材上：存储器、显示器、处理器、能量存储、无线通信和其它模拟功能。在本质上，整个手机、平板电脑、计算机或者电视的几乎所有的核心电子器件可在具有薄膜晶体管的单个玻璃或者其它基材上制造，薄膜晶体管作为在每个核心部件的相应电路内的主要开关元件。当然，用于显示器的覆盖玻璃会是所需要的，但是晶体管存在于此的必要的电路都以3d层的形式在单个基底玻璃或者其它基材上方制造。显示技术可以是oled、led、qled(量子点led)、lcd或者mems。

超宽的基于tft的i/o电路在号为14/580,240的美国申请中描述。对于高速应用而言，光学互连(代替金属线互连)可与超宽的基于tft的i/o电路相结合使用，用于在板上或板外使芯片和设备互连。取决于金属互连的数量和特征尺寸，这样的互连的电容延迟可对系统的所需速度造成不利的影响。该延迟可通过使用光学互连而被排除。

不是有线或者光学互连，人们也可实施无线(rf)互连以便与其它芯片通信。可用tfts在芯片上制造广播和接收电路。存在可实施rf发送信号的很多不同的方式。每一个都采用一定数量的电路。当i/o通道的数量增加时，电路的数量增加。当i/o电路的数量变得过大时，其在使用晶体硅的半导体的常规设计中不再切合实际。通过tfts中的专用的一层或者两层，甚至具有非常大数量的i/o通道的电路也可以是切合实际的。此外，该tft层的设计和测试可被完成，并且可被更容易地重新使用。一种方法是使用下述方案，其中载波频率可包含数据流，像am或者fm收音机一样。另一个方案将是tfts可执行快速傅里叶变换(fft)，以便在大量的频率槽(frequencybin)中提取每个频率槽的幅度或者可应用其它方法以便从rf信号中提取数据。广播的距离对于小系统而言将是小的，或者对于大的系统(像大型计算机)而言是更大的。采用无线互连的优势是除了用于电源和接地的那些之外的全部i/o引脚可被消除。此外，采用用于无线互连的tfts的优势是，该电路可被在除了存储器层以外的其它层上制造，因此不使用宝贵的芯片空间。tfts是低成本的；因此其在集成电路之间提供互连的极端的低成本。因为tfts从不占据额外的芯片空间或者额外的基材表面空间，因此可创建专用电路用于以并行方式执行fft，其增加了电路的数量，但是显著增加了fft的速度和易于操作性——尤其从软件的观点出发。为了商业化到产品中，可能将必须研发一个标准以便解释信号，包括用于存储器、处理器、寻址的频率等等。硬件使得多种标准能够被考虑在内，并且新颖的固态驱动器以及相关的存储服务器系统可被实施以便通过在处理器和存储器芯片之间的无线互连而在设计和操作过程中提供独特的灵活性。

用于超宽i/o的应用在号为14/580,240的美国申请中有所论述，其包括将i/o电路放置在与核心电路相同的器件上或者放置在外部基材上，诸如用于随后附接到存储器或者逻辑器件的核心电路的玻璃。超宽i/o的一种应用包括提供若干处理器和/或控制器的能力以便直接访问单个大存储器，其可被包括在一个芯片上或者几个存储芯片上，所有这些芯片都连接到这样的处理器和/或控制器芯片。例如新兴的nvmexpress(nvme)标准可被修改以便将超宽i/o应用到可由许多处理器访问的单个大存储器。这将允许在存储器和处理器之间的大得多的带宽，例如用于数据存储的应用。图29a至图29c示出随着时间推移可如何采用超宽i/o的一个实例。

本文描述的各种实施例的另一方面是通过利用无线电力消除电源和接地引脚。电力连接到结构(例如，pcb板或者其它基材)，芯片紧密接近地放置到所述结构上。感应器可被放置在芯片的底部上以便接受功率。如果磁铁被放置在结构(板)和芯片上，则人们完全可以将芯片和板投放到容器内，摇晃，它们将全部将自动被放置成不带电线(除了到板以便提供电力的电线之外)地接受电力并且工作。

结合如上所述的无线互连和无线电力使得能够整体移除全部i/o引脚。这也为集成电路的用户提供独特的优势。例如，个人可通过仅仅将更多的芯片“降落”到计算机的指定区域而将存储器添加到他或她的计算机，即不需要通过电线的物理连接。

通过无线通信(rf)和无线电力将大多数电线从系统移除提供了显著的成本降低可能性。生产组装过程不必采用准确的放置设备而是使用相当简单的设备来确保将芯片降落到位。由于bist，扫视指示器将确认是否全部芯片正在工作。这将有助于降低产品验证和测试的费用。对于复杂和严格使用的应用系统诸如防御、空间和医疗而言，bist使得芯片能够在生产组装过程期间的任何点处进行测试，并且因此能提供芯片正在正确工作的更大保证。

存在许多方法，包含本文所述的一个或多个实施例的产品可通过所述方法通过如号为14/580,240的美国申请的图46a至图46h中所示利用现有的半导体制造厂和现有的tft制造厂生产。使得产品能够由现有的基础设施和最小的附加资本支出生产的一种方法将是，对于tft制造厂而言在大的玻璃基材上生产所需的tfts，然后划分成为200或者300毫米的圆形基材以便随后在用于存储器阵列层的常规半导体工艺线上进行处理。为了提高材料和tft处理的效率，划分成200×200毫米或者300×300毫米见方的基材以便进一步处理是优于圆形基材的。其将需要工具设计做出改变，但是对于制造商而言将是降低成本过程中考虑的下一合乎逻辑的步骤。长期来讲整个存储器器件应该在集成的制造厂中生产，其处理大的玻璃基材，玻璃基材的范围在1.5米×1.8米(对于平板显示器而言的第6代玻璃)直到2.1米×2.4米(对于平板显示器而言的第8代玻璃)和更大(例如，对于第10代和第10.5代玻璃而言的～3米×～3米)的尺寸。

在制造3d闪存存储器过程中存在很多生产问题，其包括非常薄的高的垂直结构，其使得光刻步骤成本最低，但是又在沉积、蚀刻和计量方面形成挑战。例如3d闪存存储器的新近结构在垂直型nand串中包括32个单元，而制造商计划在一个串中多达64个单元。通过低成本的tfts，垂直型nand器件不必在一个串中构建32个单元。相反，例如4、8或者16层将是足够的，因此避免目前由闪存存储器制造商所经受的在沉积、蚀刻和计量方面的生产挑战。

本文公开的实施例广泛地应用于3d集成电路，并且尤其是包含2d存储器器件或者3d存储器器件的3d电路。2d存储器器件包括含有存储器单元的一个存储器层；通常导电的位线和字线在x轴和y轴方向上用于与共有存储器单元连接。3d存储器器件包括含有存储器单元的多个存储器层，并且可包括在垂直(z轴)方向上连接到共有存储器单元的一条或多条导电线(位线、字线或者栅极线)。在此应当指出的是，某些x轴和y轴导电线到tfts的布线一定通过在z轴方向上的过孔布线，以便在tfts所在处的存储器单元的上方或下方缠绕。在z轴方向上的这种布线将不背离或者不脱离像x轴或者y轴导电线这样的线的定义，因为当通过在基体或者阵列中的共有存储器单元连接时，主要区别是导电线的方向。此外，本领域内的那些技术人员意识到位线和字线可在本文的说明书中互换，并且可在x轴、y轴或者z轴上布线。可由本文公开的一个或多个实施例利用的存储器技术包括但不限于单个或多个位闪存存储器(nand或者nor)，浮动栅型的或者电荷陷阱型的，电阻性ram(rram)、磁性ram(mram)，两者都是电流和电压控制的，相位变化存储器(pcm)、铁电ram(feram)、碳纳米管ram(nram)、抗熔存储器以及在号为14/580,240的美国申请中列举的那些。在现有技术中描述的大多数3d存储器器件为具有垂直栅极或者垂直通道结构的nand闪存型的。在本说明书中，我们引入术语“体积存储器阵列”：1)体积nand闪存存储器阵列(包括本文描述的垂直栅极或者垂直通道结构)，2)体积交叉点存储器阵列和3)体积1t1r存储器阵列。3d存储器器件可包括这些体积存储器阵列。体积交叉点存储器阵列被定义为3d存储器阵列，其具有多个存储器层(在z轴上，与材料沉积相同的方向上)，其位线和字线在x轴、y轴或者z轴方向上结合地布线以便使得位线和字线能够交叉，其中存储器单元在这样的交叉点之间。其它选择器件元件，诸如二极管、非晶的金属薄膜非线性电阻器(amnr)(诸如在号为9,099,230的美国专利中所述的)，或者硫系(chalcogenide)材料(例如，双向阈值开关)，诸如2015年3月12日提交的美国专利申请公开(castro)中所述，也可位于这些交叉点处。amnr器件也可用作在浮动栅或者电荷陷阱型体积nand闪存存储器阵列中的选择器件。在2d交叉点存储器阵列中，单元面积(俯视的芯片面积)是4fm²。在体积交叉点存储器阵列中，单元面积也可以是4fm²。体积1t1r存储器阵列被定义为3d存储器阵列，其具有多个存储器层(在z轴上，与材料沉积相同的方向上)，其中位线和字线在x轴，y轴或者z轴方向上结合地布线以实现位线和字线的交叉，以在每个交叉点处实现以一个晶体管寻址存储器单元。此外，一些实施例不限于交叉点架构的存储器阵列，并且此外不限于非易失性存储器类型。对于本领域内的技术人员而言，可将一些实施例应用到宽范围的存储器技术，其以可由字线以及位线寻址的基体阵列构建，并且在一定的存储器类型(诸如闪存)中，由栅极线和其它源极和漏极选择线寻址。对于本领域内的技术人员而言，也可将一些实施例应用于其它阵列(不只是存储器)，诸如图像传感器和显示器，由此tfts基本上位于光敏传感器单元或者显示像素单元的上方或下方，并且可以最小特特征尺寸制造，该最小特特征尺寸比单元(图像传感器单元或者显示器像素单元)的最小特征尺寸显著更大。

下面将参照附图解释本公开的实施例。注意在下列解释中相同的附图标记表示具有几乎相同功能和布置的组成要素，并且将只在必要时材进行重复的解释。

还应注意到下文将呈现的每个实施例仅公开用于体现本公开的技术构思的器件或者方法。因此，本公开的技术构思不将材料、结构、布置和诸如组成部分限制到在下文中描述的那些。本公开的技术构思可在所附权利要求的范围内被不同地改变。

本文公开的各种实施例可适用于具有x轴、y轴和z轴导电线的各种垂直型存储器。对于给定的存储器阵列而言，设计具有相等数量(m)的位线和字线的阵列是非常有效的。因此，本文实施例的描述采用m×m尺寸的阵列。但是这不是对本文公开的实施例的限制，其可应用于任何数量不相等的字线以及位线。此外，对于本领域内的技术人员而言显而易见的是，x轴和y轴能够并且可互换，并且当这样的术语用于描述3d存储器阵列时某些描述不应限于仅仅x轴或者y轴。

图16a和图16b示出应用于垂直通道nand闪存存储器器件101的3d存储器器件，由此通道导电线在z轴方向上，诸如分别由三星和东芝提出的tcat和bics技术。在图16a中，tfts64在绝缘(例如，玻璃)基材70上制造。这些tfts可执行i/o、bist、译码器逻辑、驱动和其它逻辑的功能。tfts可以是一个或更多个层，并且不必是在如图16a中所示的基材上的第一层。垂直通道导电线140(z轴导电线)连接到垂直型nand串中的存储器单元(nand串ns中的存储器单元的细节未示出)并且在顶部上连接到位线110(y轴导电线)。字线120(x轴导电线)在x方向上连接到共有的存储器单元。字线120和垂直通道导电线140的交叉处是存储器单元区域150，存储器晶体管和电荷存储层(细节未示出)位于在那里。其它x轴导电线可包括源极选择线ssl、漏极选择线dsl(或者接地选择线gsl)和共用源极线csl。源极选择晶体管134(细节未示出)位于源极选择线124和位线110的交叉处在存储器串的顶部附近；漏极选择晶体管136(细节未示出)位于存储器串的底部处在漏极选择线134和垂直通道导电线140的交叉处。全部x轴导电线122(字线120、ssl、dsl、csl)和y轴导电线(位线110)被布线成使得tfts可连接到它们并且基本上位于存储器单元的上方或下方。源极选择晶体管124、漏极选择晶体管136以及位于存储器单元区域150处的晶体管都是用低的热积存制造的tfts并且使得多个存储器阵列能够在z轴方向上制造。接地平面130可位于tft层64的上方，从而垂直通道140都可共同连接到接地平面。该相同的接地平面130可用于给存储器单元提供热源和热沉，以便控制热退火从而延长存储器的寿命。可采用多于一个的接地平面130。

一些实施例也可采用如由三星提出的垂直栅(vg-nand)器件，由此栅极(字)导电线在垂直(z轴方向)上，通道导电线在x轴或者y轴方向上。接地平面连接因此可在通道导体终止的外围边缘处进行。通道导体和栅极(字)导体都通过基本上位于存储器单元上方或下方的tfts驱动。进行导电线的合适布线以完成上述。

一些实施例也可应用于如由andrewwalker提出的如上所述的双栅极tftsonos3d闪存存储器器件。在该实施例中，通道导电线(位线)和双栅极导电线(字线)当连接到共有存储器单元时全部在x轴或者y轴上。所有的导电线都通过基本上位于存储器单元上方或下方的tfts驱动。进行导电线的合适布线以完成上述。

上述实施例1-3只是闪存存储器器件的很多不同结构中的3个。像更早指出的那样，相似的结构可应用于rram、pcram、mram、nram、feram和其它存储器技术。此外，存储器器件的2d平面结构也可应用于本文公开的实施例。

图20a-图20d描述体积交叉点存储器阵列类型的3d存储器阵列。多个存储器层(300)布置在z轴方向上。存储器单元(240)位于位线(210)和字线(220)的交叉处(交叉点)。位线(210)可在存储器阵列的下方布线，如图20b中所示。备选地，它们可被布线到存储器阵列的顶部。并且此外，位线(210)的一部分可在存储器阵列的上方布线，一部分可在存储器阵列的下方布线。后一方法将使得用于对位线布线的在存储器阵列的侧部上的所需外围区域最小化。字线(220)可被布线到存储器阵列的顶部，如图20a中所示；或者备选地在存储器阵列的下方。用于存储器阵列的基于薄膜晶体管(tft)的电路(例如，译码器逻辑、读出电路、寻址电路、选择元件等等)可位于存储器阵列的上方和/或下方。每个位线(210)和字线(220)联接到至少一个薄膜晶体管；这些tfts基本上位于存储器阵列的存储器单元的上方或下方。图17是俯视图图示，其示出y轴(位线210)和x轴导电线(在阵列上方或下方布线的字线——220)在各中间点处互连以允许简单连接到位于存储器单元上方或下方的一阵列的大晶体管。图20c指示4fm²的存储器单元面积(290)。图20d是描述3d体积交叉点存储器阵列的体积尺寸的图示。3d体积交叉点存储器阵列可以是3d集成电路的一部分，其它基于tft的逻辑制造在绝缘型基材(例如玻璃)上的。备选地，3d体积交叉点存储器阵列可能是嵌入的存储器，其存在于cpu、gpu、fpga、pld、asic、assp、dsp、微控制器、微处理器的常规晶体硅电路的上方，或者在可存在于硅基材上的其它集成电路的上方。

图21a-图21d描述体积交叉点存储器阵列类型的3d存储器阵列。多个存储器层(300)布置在z轴方向上。存储器单元(240)位于位线(210-s)和字线(220-t和220-b)的交叉处(交叉点)。每个位线(210-s)皆被在位线(210-s)的x轴方向上的相对侧上连接的存储器单元(240)共用。位线(210-s)可在存储器阵列的下方布线，如图21b中所示。备选地，它们可被布线到存储器阵列的顶部。并且此外，位线(210-s)的一部分可在存储器阵列的上方布线，一部分可在存储器阵列的下方布线。后一方法将使得用于对位线布线的在存储器阵列的侧部上的所需外围区域最小化。字线的一部分(220-t)被布线到存储器阵列的顶部，字线的一部分(220-b)布线到存储器阵列的底部。用于存储器阵列的基于薄膜晶体管(tft)的电路(例如，译码器逻辑、读出电路、寻址电路、选择元件等等)将位于存储器阵列的上方和下方。每个位线(210-s)和字线(220-t和220-b)联接到至少一个薄膜晶体管；这些tfts基本上位于存储器阵列的存储器单元的上方或下方。图17是俯视图图示，其示出y轴(位线210-s)和x轴导电线(在阵列上方布线的字线220-t或下方布线的字线220-b)在各中间点处互连以允许简单连接到位于存储器单元上方或下方的一阵列的大晶体管。图21c指示4fm²的存储器单元面积(290)。图21d是描述3d体积交叉点存储器阵列的体积尺寸的图示。3d体积交叉点存储器阵列可以是3d集成电路的一部分，其它基于tft的逻辑制造在绝缘型基材(例如玻璃)上的。备选地，3d体积交叉点存储器阵列可能是嵌入的存储器，其存在于cpu、gpu、fpga、pld、asic、assp、dsp、微控制器、微处理器的常规晶体硅电路的上方，或者在可存在于硅基材上的其它集成电路的上方。

图22a-图22d描述体积1t1r存储器阵列类型的3d存储器阵列。多个存储器层(300)在z轴方向上布置。存储器单元(280)位于位线(211-s)和字线(202-t和202-b)的交叉处，在每个交叉点处以一个垂直型薄膜晶体管(200)对其寻址，整个晶体管包括接地电极(201)、n-型半导体材料(204)、p-型半导体材料(205)、存储器单元(280)、源/位线电极(211-s)以及栅极/字线电极(202-t或者202-b)。每个位线(211-s)皆被在位线(211-s)的z轴上的相对侧(顶部和底部)上连接的存储器单元(280)共用。如在2015年11月8日由发明人提交的号为62/252,522的美国临时申请中所提及的那样，由于在栅极处的小的通道长度(cl)(其由沉积装置而不是光刻设备提供)以及在栅极处的小的绝缘体(203)厚度(其也由沉积装置而不是光刻设备提供)，垂直型tfts(vtfts)在速度方面提供了显著的益处。位线(211-s)可在存储器阵列的下方布线；备选地，它们可布线到存储器阵列的顶部。此外，位线(211-s)的一部分可在存储器阵列的上方布线，一部分可在存储器阵列的下方布线。后一方法将使得用于对位线布线的在存储器阵列的侧部上的所需外围区域最小化。字线的一部分(202-t)被布线到存储器阵列的顶部，字线的一部分(202-b)布线到存储器阵列的底部。用于存储器阵列的基于薄膜晶体管(tft)的电路(例如，译码器逻辑、读出电路、寻址电路、选择元件等等)将位于存储器阵列的上方和下方。每个位线(211-s)和字线(202-t和202-b)联接到至少一个薄膜晶体管；这些tfts基本上位于存储器阵列的存储器单元的上方或下方。图17是俯视图图示，其示出y轴(位线211-s)和x轴导电线(在阵列上方布线的字线202-t或下方布线的字线202-b)在各中间点处互连以允许简单连接到位于存储器单元上方或下方的一阵列的大晶体管。图22c指示了6fm²的存储器单元面积(291)。图22d是描述3d体积1t1r存储器阵列的体积尺寸的图示。3d体积1t1r存储器阵列可以是3d集成电路的一部分，其它基于tft的逻辑制造在绝缘型基材(例如玻璃)上。备选地，3d体积1t1r存储器阵列可能是嵌入的存储器，其存在于cpu、gpu、fpga、pld、asic、assp、dsp、微控制器、微处理器的常规晶体硅电路的上方，或者在可存在于硅基材上的其它集成电路的上方。

图23a-图23d描述体积1t1r存储器阵列类型的3d存储器阵列。多个存储器层(300)在z轴方向上布置。存储器单元(280)位于位线(211-s)和字线(202-t和202-b)的交叉处，在每个交叉点处以一个垂直型薄膜晶体管(200)对其寻址，整个晶体管包括接地电极(201)、n-型半导体材料(204)、p-型半导体材料(205)、存储器单元(280)、源极/位线电极(211-s)以及栅极/字线电极(202-t或者202-b)。每个位线(211-s)皆被在位线(211-s)的z轴上的相对侧(顶部和底部)上连接的存储器单元(280)共用。如在2015年11月8日由发明人提交的号为62/252,522的美国临时申请中所提及的那样，由于在栅极处的小的通道长度(cl)(其由沉积装置而不是光刻设备提供)以及小的绝缘体(203)厚度(其也由沉积装置而不是光刻设备提供)，，垂直型tfts(vtfts)在速度方面提供了显著的益处。位线(211-s)可在存储器阵列的下方布线；备选地，它们可布线到存储器阵列的顶部。此外，位线(211-s)的一部分可在存储器阵列的上方布线，一部分可在存储器阵列的下方布线。后一方法将使得用于对位线布线的在存储器阵列的侧部上的所需外围区域最小化。字线的一部分(202-t)可被布线到存储器阵列的顶部，字线的一部分(202-b)布线到存储器阵列的底部。用于存储器阵列的基于薄膜晶体管(tft)的电路(例如，译码器逻辑、读出电路、寻址电路、选择元件等等)将位于存储器阵列的上方和下方。每个位线(211-s)和字线(202-t和202-b)联接到至少一个薄膜晶体管；这些tfts基本上位于存储器阵列的存储器单元的上方或下方。图17是俯视图图示，其示出y轴(位线211-s)和x轴导电线(在阵列上方布线的字线202-t或下方布线的字线202-b)在各中间点处互连以允许简单连接到位于存储器单元上方或下方的一阵列的大晶体管。在图23b中的侧视图(右面)示出用于存储器和晶体管的交替的材料堆叠的偏置，因此使得字线(wl)能够有效地在p-型半导体层(205)处对vtft(200)用作栅极电极，而没有对邻近的材料堆叠产生负面影响，由此在p-型半导体层(205)处用作栅极电极的相同字线(wl)也紧密接近于邻近材料堆叠的n-型半导体层(204)。图22c指示了4fm²的存储器单元面积(291)。由于在交替的材料堆叠中涉及的材料堆叠偏置，可实现该小的面积。图22d是描述3d体积1t1r存储器阵列的体积尺寸的图示。图23e和图23f是位线和字线布线到存储器阵列的上方和下方用于互连到tfts的图示。布线层(63)和过孔或者互连层(62)结合使用以便将位线和字线互连到tft层(64)，该tft层(64)可位于体积存储器阵列的上方和/或下方。3d体积1t1r存储器阵列可以是3d集成电路的一部分，其它基于tft的逻辑制造在绝缘型基材(例如玻璃)上。备选地，3d体积1t1r存储器阵列可能是嵌入的存储器，其存在于cpu、gpu、fpga、pld、asic、assp、dsp、微控制器、微处理器的常规晶体硅电路的上方，或者在可存在于硅基材上的其它集成电路的上方。

在图23a-c中，分别以正视图、侧视图和俯视图描绘存储器器件。存储器器件在绝缘基材70上形成。第一非单晶有源器件层64沉积在绝缘基材70的顶部上。第一非单晶有源器件层64可包括多个有源器件。有源器件可包括晶体管、晶闸管、二极管、光电子器件等等。例如，第一非单晶有源器件层64可处理成译码器逻辑、读出电路和/或用于存储器器件的驱动器。例如，在一些实施例中，第一非单晶有源器件层64可处理成处理器。第一绝缘层沉积在第一非单晶有源器件层64上。

三维体积存储器阵列设置在第一绝缘层的顶部上。术语“三维体积存储器阵列”在此指代存储器阵列，其具有沿着三个独立方向分布的存储元(storageelement)，其跨越三维空间。例如，沿着三个垂直的空间方向分布的存储元将被指代为三维体积存储器阵列。三维体积存储器阵列通过多个过孔62电连接到第一非单晶有源器件层64。

第二绝缘层沉积在三维体积存储器阵列上。第二非单晶有源器件层64设置在第二绝缘层上。第二非单晶有源器件层64可包括多个有源器件。第二非单晶有源器件层64通过多个过孔62电连接到三维体积存储器阵列。

各种实施例可具有一个或者多个附加的非单晶有源器件层和/或一个或者多个附加的三维体积存储器阵列。在一些实施例中，一个或者多个附加的非单晶有源器件层可设置在三维体积存储器阵列的下方。在一些实施例中，一个或者多个附加的非单晶有源器件层可设置在三维体积存储器阵列的上方。在一些实施例中，附加的非单晶有源器件层可设置在三维有源器件层的上方和下方。

非单晶有源器件层可用适度的热积存布置和处理。使用这样的适度的热积存允许另外的处理步骤以便形成这些另外的非单晶有源器件层，而不会对在该附加处理步骤之前已经被生产的全部处理好的结构导致显著的变化。不同类型的非单晶有源器件导致各种热积存。具有更低热积存的那些类型可允许更多数量的这种非单晶有源器件层。这些不同类型的非单晶有源器件层也对随后的热暴露具有不同的容忍度。

因此被早期处理的非单晶有源器件层(例如，朝向存储器器件的底部的)可被分配相对更大的热积存，但是也可具有相对更大的热容忍度。布置于三维体积存储器阵列上方的非单晶有源器件层的可用热积存可能少于其下面的每个层和/或结构的热容忍度。因此，被晚期处理的非单晶有源器件层(例如，朝向存储器器件的顶部的)可被分配相对更小的热积存，但是也可具有相对更少的热容忍度。

图24a-图24d描述体积交叉点存储器阵列类型的3d存储器阵列。多个存储器层(300)在z轴方向上布置。存储器单元(240)位于位线(210-s)和字线(220-t和220-b)的交叉处。每个位线(210-s)皆被在位线(210-s)的z轴上的相对侧(顶部和底部)上连接的存储器单元(240)共用。两个存储器单元(在位线的上方和下方的)对位线的这种共用与其它架构(由该架构，每个存储器层具有分立的位线，并且不与另一个存储器层共用)相比，减少了位线布线到存储器阵列的顶部或者底部的数量，而且因此降低了掩膜费用和处理步骤。布线更少位线也意味着这样的布线需要更少的外围区域。位线(210-s)可在存储器阵列的下方布线，如图24b中所示。备选地，它们可布线到存储器阵列的顶部。此外，位线(210-s)的一部分可在存储器阵列的上方布线，一部分可在存储器阵列的下方布线。后一方法将使得用于对位线布线的在存储器阵列的侧部上的所需外围区域最小化。字线的一部分(220-t)可被布线到存储器阵列的顶部，字线的一部分(220-b)布线到存储器阵列的底部。用于存储器阵列的基于薄膜晶体管(tft)的电路(例如，译码器逻辑、读出电路、寻址电路、选择元件等等)将位于存储器阵列的上方和下方。每个位线(210-s)和字线(220-t和220-b)联接到至少一个薄膜晶体管；这些tfts基本上位于存储器阵列的存储器单元的上方或下方。图17是俯视图图示，其示出y轴导电线(位线210-s)和x轴导电线(在阵列上方布线的字线220-t或下方布线的字线220-b)在各中间点处互连以允许简单连接到位于存储器单元上方或下方的一阵列的大晶体管。图24c指示了4fm²的存储器单元面积(290)。图24d是描述3d体积交叉点存储器阵列的体积尺寸的图示。3d体积交叉点存储器阵列可以是3d集成电路的一部分，其它基于tft的逻辑制造在绝缘型基材(例如玻璃)上。备选地，3d体积交叉点存储器阵列可能是嵌入的存储器，其存在于cpu、gpu、fpga、pld、asic、assp、dsp、微控制器、微处理器的常规晶体硅电路的上方，或者在可存在于硅基材上的其它集成电路的上方。

图25是示出多个体积存储器阵列器件的图示，多个体积存储器阵列器件通过i/o和其它基于tft的电路在z轴方向上堆叠在顶层上。例如，体积存储器阵列器件(400)(其包括交叉点类型或者1t1r类型存储器阵列)可具有16个存储器层(300)。通过堆叠八个这样的存储器阵列器件，总数128个存储器层的3d集成电路可被制造，其具有外围电路所需的最小的芯片面积。tfts(64)的中间层以及位线和字线到存储器阵列的顶部和底部两者的布线允许外围电路的所需的极少空间(芯片区域)。由于芯片的顶层可用于i/o，可放置许多i/o，而不损失芯片面积，并且提供超快的带宽(诸如在2014年12月23日提交的号为14/580,240的美国申请中所提及的那样)，该美国申请以其全文通过引用并入本文。多个3d体积存储器阵列器件可以是3d集成电路的一部分，其它基于tft的逻辑制造在绝缘型基材(例如玻璃)上。备选地，多个3d体积存储器阵列器件可能是嵌入的存储器，其存在于cpu、gpu、fpga、pld、asic、assp、dsp、微控制器、微处理器的常规晶体硅电路的上方，或者在可存在于硅基材上的其它集成电路的上方。

用于tft放置的位线和字线的有效布线，和用于存储器区域的最大芯片面积、用于外围电路的最小芯片面积以及用于i/o电路的最小芯片面积

对于每个实施例而言，各种实施例的原理是如此的以至于字线和位线有效地布线在存储器阵列的上方或者下方或者上方和下方两者，以便使得tfts能够基本上定位在存储器单元的上方或下方。图23e和图23f可用于描述用于所有实施例的位线和字线的布线。最有效的(外围最小面积的)是将位线和/或字线布线到存储器阵列的上方和下方两者，但是各种实施例不限于此，并且本发明在范围上并不限于将这种位线和字线布线以便在存储器阵列的上方和/或下方互连到tfts。此外，基于tft的i/o电路可被放置在顶层上，从而并不需要从用于存储器阵列的区域来获取芯片面积。这在2014年12月23日提交的号为14/580,240的美国申请中有所描述，该美国申请以其全文通过引用并入本文。导电的位线和字线可能是铜、铝或者其它金属电极；因为随后被制造的tfts可在低beol温度(<450c)下制造，电极不限于像钨那样的高温电极，高温电极在当今通过常规晶体和多晶硅晶体管制造的3d常规nand器件(其在超过l000c的过程温度下制造)中是必要情况。

下面的表1分别提供了对在图20d、21d，22d、23d和24d中所述的5个实施例(第4到第8个实施例)中的字线和位线布线所需的外围区域的估计。如所示表格中所指示的那样，对于尺寸m＝256或者更大的以及在阵列中多达16个存储器层的体积存储器阵列，当将位线和字线布线在存储器阵列的上方和下方两者时，外围区域(pa)少于10％。对于m＝1,024、在体积阵列中多达32个存储器层的，将需要少于6％的芯片面积用于将位线和字线布线在存储器阵列的上方和/或下方。体积存储器阵列器件可如图25中所示那样在z轴方向上单块地堆叠(即制备)。例如该堆叠方法则允许堆叠四个体积存储器阵列器件，器件带有约32个存储器层(阵列尺寸，m＝1,024)，对于在3d集成电路器件内的共128层存储器而言，需要少于6％的外围区域用于将位线和字线布线。基于tft的逻辑电路也可位于体积存储器阵列器件之间。优选地，逻辑电路包括垂直型逻辑门，诸如在图26a至图26h、图27a至图27g、图28a至图28f、图30a至图30e、图31a至图31e、图32a至图32e、图33a至图33e、图34a至图34c、图35a至图35e和图36中所述。逻辑电路可包括一层或者几层垂直型逻辑门。优选地，在另一层垂直型逻辑门的上方或下方的垂直型逻辑门的相邻层将取向成使得，两个vdd连接将彼此面对或者两个接地连接将彼此面对。这种方法将使得对vdd和接地的布线要求最小化。

vlgs的某些设计，诸如在本公开的图27a至图27g以及号为62/252,522的美国临时申请的图5a至图5g以及图8a至图8f所示的那些，表明由于结构的性质连接需要布线相互间隔开少于1f的距离(如图27h-l中所示)，结构的性质部分地取决于允许<1f特征尺寸的材料的共形沉积。这种到上面的布线层的连接布线将提出挑战，除非使用更小的特征尺寸的光刻，但这是不需要的。一种方法是构建第一电极(501)并将第一电极(501)布线到第一布线层(601)，并且在将第二电极(502)布线到第二布线层(602)之前，共形覆盖绝缘层。可采用其它方法来布线这种间隔开少于1f的连接，而无需使用少于1f的光刻过程。人们可能认为在不同的接触之间的间距为对准空间加上边沿，以便不进行接触。

图25中所示的单块堆叠方法的另一个优势是通过以较低数量的存储器层(300)堆叠每个体积存储器阵列器件(400)，人们可实现总数量高的存储器层，而不会发生大的面积损失，该损失缘于与许多层的形成图案(蚀刻)相关的锥状角。该锥状角关系及其对在x和y方向上所要求的存储器单元的间距(pitch)的影响在下述中详述：

下列是本发明的可能实施例的非排它性描述。

一些实施例涉及存储器器件，其包括绝缘基材、沉积在绝缘基材上的非单晶有源器件层、位于非单晶有源器件层上的绝缘层，以及布置于绝缘层顶部上的三维体积存储器阵列。非单晶有源器件层包括多个有源器件。三维体积存储器阵列直接布置在多个有源器件的一个或多个的上方。三维体积存储器阵列通过多个过孔电连接到非单晶有源器件层，所述过孔通过绝缘层并且在三维体积存储器阵列和非单晶有源器件层之间。

前一段落中的存储器器件可任选地、额外地和/或替代地包括下列特征、配置和/或附加部件的任何一个或多个：i)具有多个显示像素的显示屏；和/或ii)布置在三维体积存储器阵列上的非单晶有源器件层。非单晶有源器件层可包括多个有源器件。非单晶有源器件层可通过多个过孔电连接到三维体积存储器阵列，所述过孔位于三维体积存储器阵列和非单晶有源器件层之间。

上述存储器器件的进一步的实施例，其中多个有源器件可电配置为用于三维体积存储器阵列的译码器逻辑。任何上述存储器器件的进一步的实施例，其中多个有源器件可电配置为用于三维体积存储器阵列的驱动器。任一上述存储器器件的进一步的实施例，其中多个有源器件可电配置为用于三维体积存储器阵列的读出电路。任一上述存储器器件的进一步的实施例，其中电介质基材包括玻璃(塑料等)。任一上述存储器器件的进一步的实施例，其中显示屏布置在三维体积存储器阵列的上方或下方。任一上述存储器器件的进一步的实施例，其中多个有源器件的第一部分的数量与有源器件的第二部分的数量的比率少于10％。有源器件的第一部分被限定为不定位在三维体积存储器阵列的正下方的那些，有源器件的第二部分被限定为定位在三维体积存储器阵列的正下方的那些。

一些实施例涉及存储器器件，其包括基材、布置在基材顶部上的三维体积存储器阵列以及布置在三维体积存储器阵列上的非单晶有源器件层。非单晶有源器件层包括多个有源器件。非单晶有源器件层通过多个过孔电连接到三维体积存储器阵列，所述过孔位于三维体积存储器阵列和非单晶有源器件层之间。

上述存储器器件的进一步的实施例，其中多个有源器件可电配置为用于三维体积存储器阵列的译码器逻辑。任一上述存储器器件的进一步的实施例，其中多个有源器件可电配置为用于三维体积存储器阵列的驱动器。任一上述存储器器件的进一步的实施例，其中多个有源器件可电配置为用于三维体积存储器阵列的读出电路。任一上述存储器器件的进一步的实施例，其中基材可以是具有多个有源器件的单晶的半导体基材。任一上述存储器器件的进一步的实施例，其中多个有源器件可配置成处理器。任一上述存储器器件的进一步的实施例，其中基材可以是绝缘基材。任一上述存储器器件的进一步的实施例，其中非单晶有源器件层是第一非单晶有源器件层，多个过孔是第一多个过孔，存储器器件还包括布置在第一非单晶有源器件层上的第二非单晶有源器件层。第二非单晶有源器件层可包括多个有源器件。第二非单晶有源器件层可通过第二多个过孔电连接到第一非单晶有源器件层，所述第二多个过孔位于第二非单晶有源器件层和第一非单晶有源器件层之间。

一些实施例涉及存储器器件，其包括基材、在基材上的第一绝缘层、在第一绝缘层上的非单晶有源器件层、在非单晶有源器件层上的第二绝缘层以及布置在第二绝缘层顶部上的三维体积存储器阵列。基材具有第一多个有源器件。非单晶有源器件层具有第二多个有源器件。第二多个有源器件的一个或多个通过一个或多个过孔与第一多个有源器件的一个或多个电接触，所述过孔通过第一绝缘层并且在非单晶有源器件层和基材之间。三维体积存储器阵列通过多个过孔电连接到非单晶有源器件层，所述过孔通过第二绝缘层并且在三维体积存储器阵列和非单晶有源器件层之间。

前一段落中的存储器器件可任选地、额外和/或替代地包括下列特征、配置和/或附加部件的任何一个或多个：i)在三维体积存储器阵列上的第二非单晶有源器件层，该第二非单晶有源器件层具有第三多个有源器件。任一上述存储器器件的进一步的实施例，其中基材可以是单晶的半导体基材。任一上述存储器器件的进一步的实施例，其中非单晶有源器件层可以是第二非单晶有源器件层，并且其中基材是具有沉积于其上的第一非单晶有源器件层的绝缘基材。任一上述存储器器件的进一步的实施例，其中三维体积存储器阵列可布置在第二多个有源器件的一个或多个的正上方。任一上述存储器器件的进一步的实施例，其中基材可以是绝缘基材，并且其中第一多个有源器件可包括第三多个有源器件。任一上述存储器器件的进一步的实施例，其中第一多个有源器件可包括第三多个mosfet晶体管。任一上述存储器器件的进一步的实施例，其中第一多个有源器件可配置成处理器。

一些实施例涉及生产存储器器件的方法。这种方法包括提供绝缘基材。这种方法包括将非单晶有源器件层沉积在所提供的基材上的步骤。这种方法包括选对所沉积的非单晶有源器件层择性地掺杂的步骤，以便形成多个有源器件。有源器件具有最小关键尺寸。这种方法包括将三维体积存储器阵列布置在所沉积的非单晶有源器件层的顶部上的步骤。这种方法还包括将所布置的三维体积存储器阵列连接到在所沉积的非单晶有源器件层中形成的多个有源器件的步骤。沉积、选择性地掺杂、布置以及连接步骤的总的热积存少于最小关键尺寸的30％，其中热积存测得为载流子响应于热积存而扩散导致的关键尺寸的变化。

一些实施例涉及生产存储器器件的方法。这种方法包括提供基材的步骤。这种方法包括将三维体积存储器阵列布置在所提供的基材顶部上的步骤。这种方法包括将非单晶有源器件层沉积在三维体积存储器阵列上的步骤。这种方法包括对所沉积的非单晶有源器件层选择性地掺杂的步骤，以便形成多个有源器件。这种方法还包括将多个有源器件的一个或多个连接到沉积在基材上的三维体积存储器阵列的步骤。布置、沉积、选择性地掺杂、以及连接步骤的总的热积存少于最小关键尺寸的30％，其中热积存测得为载流子响应于热积存而扩散导致的关键尺寸的变化。

如在上面的短语“多个有源器件可配置成处理器”中使用的术语“处理器”可能是一个或多个处理器。处理器，在一个实例中，被配置成可实施功能和/或处理用于在存储器器件内执行的指令。例如，处理器可以能够处理储存于存储器器件中的指令。处理器的实例可包括一个或多个微处理器、控制器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)或者其它等效的集成逻辑电路。

虽然已经参照示例性实施例描述了本发明，但是本领域内的那些技术人员应当理解的是在不背离本发明范围的情况下可对其进行各种变化，并且等价物可代替其元件。另外，根据本发明的教导在不脱离其基本范围的情况下可进行很多修改以适应于特定的情况或材料。因此，本发明并不意旨限于所公开的特定实施例，而是本发明将包括落入所附权利要求范围内的全部实施例。

体积存储器阵列所需的外围电路面积的估计

m＝256字线×位线(m×m)，阵列尺寸

l＝8个存储器层在单个三维体积阵列中的

以微米为单位的测量值(a和b)；以平方微米为单位的面积测量值

估计用于将wl(字线)布线到两侧以及将bl(位线)仅布线到一侧(1s)的外围面积的公式。

对于bl布线到两侧(顶部和底部)上的情况而言，适于bl的外围面积(periph-a)减小50％

m＝256字线×位线(m×m)，阵列尺寸

l＝16个存储器层在单个三维体积阵列中的

以微米为单位的测量值(a和b)；以平方微米为单位的面积测量值

m＝512字线×位线(m×m)，阵列尺寸

l＝8个存储器层在单个三维体积阵列中的

以微米为单位的测量值(a和b)；以平方微米为单位的面积测量值

m＝512字线×位线(m×m)，阵列尺寸

l＝16个存储器层在单个三维体积阵列中的

以微米为单位的测量值(a和b)；以平方微米为单位的面积测量值

m＝1024字线×位线(m×m)，阵列尺寸

l＝8个存储器层在单个三维体积阵列中的

以微米为单位的测量值(a和b)；以平方微米为单位的面积测量值

m＝1024字线×位线(m×m)，阵列尺寸

l＝16个存储器层在单个三维体积阵列中的

以微米为单位的测量值(a和b)；以平方微米为单位的面积测量值

m＝1024字线×位线(m×m)，阵列尺寸

l＝32个存储器层在单个三维体积阵列中的

以微米为单位的测量值(a和b)；以平方微米为单位的面积测量值

A股大涨反弹的同时，港股、中概股、欧美股市也纷纷迎来大涨，似乎转眼之间就有一种牛来了的感觉。

市场情绪也普遍乐观了起来，大喊牛市的声音又叫响了，可爱的大霄也放出了豪言：从今天起中国股市永远告别3000点！并给出了九大理由。

A股这次能彻底告别3000点吗？新一轮牛市能就此起涨吗？炒股不能靠情怀，不能靠一厢情愿。友友们，爱粉们还是来看一看黑马不带主观情绪的客观分析吧？

首先，我们来弄明白股市能不能就此腾飞的几个实质性问题，问题与症结找准了，答案也就出来。

1.A股到达绝对估值底了吗？

2.疫情消退了吗？国内经济全面复苏了吗？

3.全球货币紧缩及经济衰退的局面好转了吗？

4.汇率进入升值周期了吗？

5.局部地区冲突消停了吗？

一、全市场估值尚未到达绝对低位。

3000点附近的A股市场估值不高，但也没有到达绝对低位。估值分布差异极大，大金融、互联网、传媒、IT、软件等估值非常低，白酒、新能源估值还在高位晃悠。

很多朋友讲，白酒估值很低，黑马告诉你这是错觉，单纯看市盈率及市净率对市场估值的评估并不准确，看看月线图上的位置，位置决定性质，很多时候位置代表的是安全边际及投资性价比。

就全市场来讲，估值并没有真正杀到位，大家看一下平均股价。2012年那轮熊市调整的最低点是9.1，2018年那轮大调整的最低点是10.5，上证指数2863点时平均股份为18.63，还处于中位以上。

3000点的指数向下的空间并不大，跌上10%上证就到了2700，跌20%就到了2400。在我看来，上证跌破2400点的概率不大。但是个股要区别对待，很多的高位股、高价股未来会有较大调整空间，这些股不调整下来，平均股价就下不来。平均股价不决定股市能否走牛，但它反映市场调整的是否充分，估值是否杀得到位。

美国、欧元区通胀仍在高位运行，尤其是欧元区，通胀又创了新高，加息预期强烈。全球仍处于货币紧缩周期，2023年经济衰退的风险是比较大的。经济全球化，世界主要经济体进入衰退周期后，对中国经济也会产生很大影响。

没有经济基本面的支撑，要走牛市不容易。如果没有全球性的经济衰退背景，国内经济下行，股市仍可以牛起来，因为我们可以逆周期调节，可以通过货币宽松，刺激经济与股市发展。但在全球经济衰退的背景下，单纯的国内货币政策刺激并不能起到良好的效果，因为经济全球化了，没有哪个国家可以置身事外。

三、美元收割全世界的意图不会改变

美国运用金融霸权地位，通过美元的宽松与紧缩，一轮又一轮地收割世界财富。这不是什么阴谋，就是赤裸裸的“阳谋”，让你明明知道它要做什么，可你却又无法躲过。

美元持续加息，回收全球流动性，大量美元回流美国，引发其它国家汇率贬值、股市大跌、经济衰退、资产价格暴跌。加息周期结束后，又会开启宽松周期，再次货币放水，释放大量美元到全世界收购廉价优质资产。美元就是这么一波一波地收割着全世界的财富，尤其是那些债务高的脆弱经济体，很难逃过被收割的下场。

周五人民币史诗级暴涨，就是有力反击，防止国际资本通过做空中国牟取暴利。汇率维持双向波动是最理想的状态，过度贬值或升值都不利于经济的稳定发展。在稳定汇率上，我们态度非常明确，上面多次警告空头，不要赌人民币单边贬值或升值。

就目前来看，美元收割全世界的战略意图没有达到理想的效果，美国国内的通胀一定要在高位没有压下来，这时它根本没办法大量释放美元，这样会让通胀更严重。可以预见，美联储不会降低控制通胀的决心。

美元加息，那些背负大量美元债务的公司要支付更多的利息，增加经营负担；大量资金会从汇率严重贬值的国家出逃。因为这些影响很直观，于是人们非常关注美元加息。事实上，美联储“缩表”比加息影响更大。缩表直接回收全球流动性，所有靠大量借债发展的国家都会受到冲击，需要靠借外债经营的公司也会受到冲击，所有“烧钱”的行业也会受到冲击。美元加息带来的是连锁反应。

从国际局势及大环境来看，A股现在并不具备发动一轮大牛市的基础。对于大霄所讲的A股永远告别3000点，我不认同。

近日A股的大涨，目前还只能理解为反弹行情，不能认定为反转行情。虽然现在不具备牛市腾飞的基础条件，但走一波反弹行情还是可以期待的。从这波反弹的力度和气势上来看，后市震荡走高，挑战点压力区间是有希望的。