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M3的CPU支持有符号乘除指令吗?
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STM32的乘除指令
STM32的乘法指令为单周期的，除法指令根据操作数大小为2~12周期&&&&&指令&&&&&&&&&&&&&&&&&&&&&&&语义&&&&&&&&&&&&&&&&&&操作MUL&r0,&r1,&r2&&&&&&&&&&&&&r0&=&(r1&*&r2)&&&&&&&&&&乘法，32位结果MLA&r0,&r1,&r2,&r3&&&&&&&&&r0&=&(&r1&*&r2)&+&r3&&&&乘加，32位结果[U|S]MULL&r4,&r5,&r2,&r3&&&r5:r4&=&r2&*&r3&&&&&&&&&乘法，64位结果[U|S]MLAL&r4,&r5,&r2,&r3&&&r5:r4&=&r2&*&r3&+&r5:r4&乘加，64位结果SDIV&Rd,&Rn,&Rm&&&&&&&&&&&&Rd&=&Rn&/&Rm&&&&&&&&&&&&有符号除法SDIV&Rd,&Rn,&Rm&&&&&&&&&&&&Rd&=&Rn&/&Rm&&&&&&&&&&&&无符号除法乘除法共6条指令形式。&
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STM32的乘法指令为单周期的，除法指令根据操作数大小为2~12周期&&&&&指令&&&&&&&&&&&&&&&&&&&&&&&语义&&&&&&&&&&&&&&&&&&操作MUL&r0,&r1,&r2&&&&&&&&&&&&&r0&=&(r1&*&r2)&&&&&&&&&&乘法，32位结果MLA&r0,&r1,&r2,&r3&&&&&&&&&r0&=&(&r1&*&r2)&+&r3&&&&乘加，32位结果[U|S]MULL&r4,&r5,&r2,&r3&&&r5:r4&=&r2&*&r3&&&&&&&&&乘法，64位结果[U|S]MLAL&r4,&r5,&r2,&r3&&&r5:r4&=&r2&*&r3&+&r5:r4&乘加，64位结果SDIV&Rd,&Rn,&Rm&&&&&&&&&&&&Rd&=&Rn&/&Rm&&&&&&&&&&&&有符号除法UDIV&Rd,&Rn,&Rm&&&&&&&&&&&&Rd&=&Rn&/&Rm&&&&&&&&&&&&无符号除法乘除法共6条指令形式。&请教余数放哪呢？&
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请教3楼，你更正了什么地方？
& & & & & & & & & & & & & & & &&&我看不出来呀
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SDIV&Rd,&Rn,&Rm&&&&&&&&&&&&Rd&=&Rn&/&Rm&&&&&&&&&&&&有符号除法SDIV&Rd,&Rn,&Rm&&&&&&&&&&&&Rd&=&Rn&/&Rm&&&&&&&&&&&&无符号除法你的两个是一样的。
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& & & & & & & & & & & & & & & &&&&&如果没有记错，64位乘法/乘加不是单周期的
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谢谢，原来第二个S要拉直一边，只有一边打弯
& & & & & & & & & & & & & & & &&&犟人好眼力，呵呵~~~~
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内核的寄存器R14称为链接寄存器（LR）。当Cortex-M3执行调用子程序指令（BL）时，硬件把返回地址（下一条指令的地址）保存在LR中。子程序返回时，利用LR的值返回调用程序。返回地址保存在LR寄存器中可以避免费时的存储器访问操作，加快程序调用和返回速度。但是当嵌套调用子程序时，必须保存LR到堆栈中。
LR还用在异常进入时，用来保存返回线程时的特权级别和堆栈。此外，LR也可也作为通用寄存器使用。 4．程序计数器PC R15是程序计数器，由硬件自动调整数值，在汇编程序中通常用PC来引用。因为Cortex-M3内部使用了指令流水线，PC指向当前取指的指令的地址，读PC时返回的值是当前指令的地址+4。 如果向PC中写数据，就会引起一次程序的跳转。Cortex-M3的指令地址至少是半字对齐的，所以PC的最低位总是读回0。然而，出于对以前ARM处理器的兼容，在分支时，无论是直接写PC的值还是使用分支指令，都必须保证加载到PC的数值是奇数（即LSB=1），用以表明这是在Thumb状态下执行。如果写了偶数，则视为企图转入ARM模式，而Cortex-M3不支持ARM模式，会引起一个故障异常。 5．特殊功能寄存器 内核中的另外一组寄存器是特殊功能寄存器组，包括程序状态寄存器、中断屏蔽寄存器组和控制寄存器。这些寄存器只能用专用的MSR/MRS指令访问，它们的内容只能通过通用寄存器来读写。 xPSRPRIMASK特殊功能寄存器FAULTMASKBASEPRICONTROL控制寄存器中断屏蔽寄存器状态字寄存器 图2.9 特殊功能寄存器 （1）程序状态寄存器xPSR。在其内部又被分为三个子状态寄存器： y 应用程序PSR（APSR） y 中断号PSR（IPSR） y 执行PSR（EPSR） 这3个PSR按照下图的方式组合成一个32位的寄存器xPSR。每个子状态寄存器可以单独访问，也可以组合访问（2个组合，3个组合都可以）。
11 图2.10 状态寄存器的3个子寄存器
应用程序状态寄存器APSR包括5个当前状态标志位，反映了前面指令执行后的影响，分别是： y N：负或小于标志。 y Z：零标志。 y C：进位/借位标志。 y V：溢出标志。 y Q：饱和标志。 中断程序状态寄存器（IPSR）中包含了当前异常/中断服务程序处理的异常编号。当编号为0时，表明没有异常，工作在线程模式。 执行程序状态寄存器（EPSR）反映程序执行的某些状态标志，其中T标志永远为1，ICI表示多个字存储器读写的进行状态，IT表示IF-THEN指令块的执行状态。EPSR不能直接读写。异常处理时可以通过压入堆栈的EPSR来读取。 （2）中断屏蔽寄存器组 包括PRIMASK、FAULTMASK和BASEPRI三个寄存器，用于控制异常的使能和关闭。 y PRIMASK是个只有1比特的寄存器。在它被置1后，就关掉所有可屏蔽的异常，只剩下不可屏蔽中断NMI和硬故障异常可以响应。它的缺省值是0，表示没有关中断。 y FAULTMASK也是个只有1个比特的寄存器。当它置1时，只有NMI才能响应，所有其它的异常都被关闭，它的缺省值也是0，表示没有关异常。 y BASEPRI寄存器最多有9位（由表达优先级的位数决定）。它定义了被屏蔽优先级的阈值。当它被设成某个值后，所有优先级号大于等于此值的中断都被关闭（优先级号越大，优先级越低）。但若被设成0，则不关闭任何中断，0也是缺省值。 只有在特权级下，才允许访问这3个寄存器。 （3）控制寄存器（CONTROL） 控制寄存器有两个用途，其一用于定义特权级别，其二用于选择当前使用哪个堆栈指针。由两个比特来行使这两个职能。 　 CONTROL的比特1：堆栈指针选择 0=选择主堆栈指针MSP（复位后的缺省值） 1=选择进程堆栈指针PSP 在处理（handler）模式下，只允许使用MSP，所以此时不得往该位写1。
12　 CONTROL的比特0：线程模式的特权级选择 0=特权级的线程模式 1=用户级的线程模式 处理模式永远都是特权级的。并且比特0仅当在特权级下操作时才允许写。一旦进入了用户级，唯一返回特权级的途径，就是触发一个（软）中断，再由服务例程改写该位。
处理器操作模式和软件执行特权级别 Cortex-M3处理器支持两种处理器的操作模式，还支持两级特权操作。
图2.11 Cortex-M3下的操作模式和特权级别 两种操作模式分别为： y 异常处理（handler）模式，以下简称为处理模式，用来执行异常服务程序代码 y 线程（thread）模式，用来执行普通应用程序的代码。 在复位后，处理器进入线程模式。响应异常时进入处理模式，从异常返回时重新进入线程模式。 Cortex-M3的代码有两种执行特权级别： y 非特权级（简称为用户级）。在此级别下，程序不能访问除了APSR以外的特殊功能寄存器，不能访问系统定时器、中断控制器和系统控制区，对其他一些存储器或外设访问也受到限制。若违反这些限制，则对于特殊功能寄存器的访问操作被忽略，而对于系统控制空间的访问将会引起故障异常。 y 在特权级别，程序可以使用所有指令，访问所有资源。 Cortex-M3的两种操作模式、两种特权级别和两个堆栈的合法组合如下表。 操作模式异常处理模式线程模式运行级别特权（完全控制）特权级或用户级堆栈使用主堆栈（MSP）主堆栈（MSP）或进程堆栈（PSP） 在运行主应用程序时（线程模式），既可以使用特权级，也可以使用用户级；但是异常服务例程必须在特权级下执行。复位后，处理器默认进入特权极的线程模式。 在特权级下的代码可以通过置位CONTROL[0]来进入用户级。而不管是任何原因产生了任何异常，处理器都将以特权级来运行其服务例程，异常返回后，系统将回到产生异常时所处的级别。用户级下的代码不能再试图修改CONTROL[0]来回到特权级。它必须通过一个异常handler，由那个异常handler来修改CONTROL[0]，才能在返回到线程模式后拿到特权级。
13Cortex-M3的特权级和操作模式设定是为了支持实时操作系统的使用。对于简单应用，应用代码全部运行在特权模式下，控制所有的资源，如图（a）。在有操作系统时，操作系统内核和异常处理代码运行在特权级，而普通应用程序运行在用户级线程模式，通过操作系统服务访问受到保护的敏感资源，如图（b）所示。 OS特权级处理模式异常返回特权级线程模式触发异常异常返回特权级处理模式触发异常特权级线程模式异常返回触发异常用户级线程模式复位复位修改CONTROL寄存器（a）（b） 图2.12 合法的操作模式转换图 图2.13给出了一个运行中模式转换的例子。
图2.13 特权级和处理器模式转换例子 运行特权级别可以提供一种存储器访问的保护机制，防止普通的用户程序代码意外地执行涉及到要害的操作。如果芯片配有MPU，可以提供更多的保护，可以阻止用户代码访问不属于它的内存区域。 为了避免系统堆栈因应用程序的错误使用而毁坏，可以给应用程序专门配一个堆栈，不让它共享操作系统内核的堆栈。此时，运行在线程模式的用户代码使用PSP，而异常服务例程则使用MSP。这两个堆栈指针的切换在异常服务的始末由硬件自动处理。线程模式下堆栈指针的由CONTROL.1来选择。
数据类型和数据存储格式 （1）数据类型 ARM Cortex-M3直接支持三种数据类型：字节（8位）、半字（16位）和字（32位）。这三种数据类型可以使无符号数，也可以是补码形式的有符号数。所有的数据处理，例如算术或逻辑运算，只能以32位字为单位进行。访问存储器的寄存器加载和存储操作 14 可以按字节、半字或字进行，当装载字节或半字时可以实现零扩展或符号扩展。Cortex-M3还支持64位双字的数据传送指令。 字半字字节地址A字节A+1半字字节A+2字节A+3 图2.14 数据类型
（2）存储器格式 数据、程序和外设寄存器均在同一个存储空间统一编址。
Cortex-M3将存储器看作是从零地址开始的字节的线性排列，用字节作为寻址单位。第0-3字节放置第一个存储的字数据，第4-7字节放置第二个存储的字数据，依次排列。字节。 Cortex-M3微处理器具有32位地址线，所支持的最大物理寻址空间为4GB（232）可以用两种方法存储字数据，称之为大端格式和小端格式，具体说明如下。
在小端存储格式中，低地址中存放的是字数据的低字节，高地址存放的是字数据的高字节。大端格式中，字数据的高字节存储在低地址中，而字数据的低字节则存放在高地址中。例如，32位字n=存储在地址a开始的4个字节中，大端和小端的存放方式如图2.15所示。 大端模式低位地址0x120x340x560x78高位地址a低位地址a+1a+2a+3高位地址小端模式0x780x560x340x12aa+1a+2a+3 图2.15 大小端存储格式的区别
实际处理器芯片支持的两种存储格式并不能用指令去改变，而是由具体芯片的硬件实现来确定。一个芯片有可能只支持一种格式，或者提供一个芯片引脚让用户来选择。此外，Cortex-M3访问指令时总是使用小端格式，访问系统控制空间（SCS）和私有外设总线（PPB）空间也规定用小端格式。
（3）地址对齐
数据访问的地址对齐是指，数据存储地址是数据长度（以字节计数）的倍数。例如，字对齐是将32位数据（4字节）存放于0、4、8等地址起始的4个字节中，起始地址的最低两位为零。半字对齐是假定16位数据（2字节）存储在偶数地址开始的两个字节中。下图显示了一个数据结构中4个整形数据在存储器中存放的位置。可以看出，若结构开始与字对齐位置0x2000，则其中的成员变量a和b是类型地址对齐的，而对变量c和d的访问是类型非对齐的。
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当前位置：&>>&&>>&&>>&最小化ARM Cortex-M CPU功耗的方法与技巧
　　1 理解Thumb-2　　首先，让我们从一个看起来并不明显的起点开始讨论节能技术―指令集。所有Cortex-M CPU都使用Thumb-2指令集，它融合了32位ARM指令集和16位Thumb指令集，并且为原始性能和整体代码大小提供了灵活的解决方案。在Cortex-M内核上一个典型的Thumb-2应用程序与完全采用ARM指令完成的相同功能应用程序相比，代码大小减小到25%之内，而执行效率达到90%(当针对运行时间进行优化后)。　　Thumb-2中包含了许多功能强大的指令，能够有效减少基础运算所需的时钟周期数。减少时钟周期数意味着现在你能够以更少的CPU功耗完成手头的工作。例如，假设要完成一个16位乘法运算(如图1所示)。在一个8位8051内核的上执行这个运算将需要48个时钟周期，并占用48字节的存储空间。使用一个16位内核的MCU(例如C166)执行相同的运算需要8个时钟周期，并占用8字节的Flash存储空间。相比之下，在使用Thumb-2指令集的Cortex-M3内核中完成相同运算仅仅需要1个时钟周期，并占用2字节的Flash存储空间。Cortex-M3内核能够通过使用更少时钟周期完成相同任务，节省了能耗;同时也能够通过占用极少的Flash存储空间，减少Flash访问次数，实现最终能耗节省的目标(除此之外，更小的应用代码也使得系统可以选择更小的Flash存储器，进一步降低整体系统功耗)。
　　2 中断控制器节能技术　　Cortex-M架构中的中断控制器(Nested Vectored Interrupt
or NVIC)在降低CPU功耗方面也起着关键作用。以前的ARM7-TDMI需要“多达”42个时钟周期，Cortex-M3 NVIC从中断请求发生到执行中断处理代码仅需要12个时钟周期的转换时间，这显然提高了CPU执行效率，降低了CPU时间浪费。除了更快进入中断处理程序之外，NVIC也使得中断之间切换更加高效。　　在ARM7-TDMI内核实现中，需要先花费数个时钟周期从中断处理程序返回主程序，然后再进入到下一个中断处理程序中，中断服务程序之间的“入栈和出栈(push-and-pop)”操作就要消耗多达42个时钟周期。而Cortex-M NVIC采用更有效的方法实现相同任务，被称为“末尾连锁(tail-chaining)”。这种方法使用仅需6个时钟周期处理就能得到允许，进入下一个中断服务程序的所需信息。采用末尾连锁，不需要进行完整的入栈和出栈循环，这使得管理中断过程所需的时钟周期数减少65%(如图2所示)。　　3 存储器节能注意事项　　存储器接口和存储器加速器能够明显影响CPU功耗。代码中的分支和跳转可能会对为CPU提供指令的流水线产生刷新影响，在这种情况下CPU需要延迟几个时钟周期以等待流水线重新完成填充。在Cortex-M3或Cortex-M4内核中，CPU配备了一条3级流水线。刷新整条流水线将导致CPU延迟3个时钟周期，如果有Flash存储器等待状态发生，时间会更长，以便完成重新填充过程。这些延迟完全浪费功耗，没有任何功用。为了帮助减少延迟，Cortex-M3和M4内核包括一个被称为推测取指(Speculative Fetch)的功能，即它在流水线中对分支进行取指的同时也取指可能的分支目标。如果可能的分支目标命中，那么推测取指能够把延迟降低到1个时钟周期。虽然这个特性是有用的，但显然不够，许多Cortex-M产品供应商都增加了自己的IP以增强这个能力。　　举个例子，即使在广受欢迎的ARM Cortex-M类的MCU中指令缓冲的运行方法也有不同。采用简单指令缓冲的MCU，例如来自 Labs的EFM32产品，可以存储128x32(512 bytes)的目前大多数当前执行指令(通过逻辑判断请求的指令地址是否在缓冲中)。EFM32参考手册指出典型应用在这个缓冲中将有超过70%的命中率，这意味着极少的Flash存取、更快的代码执行速度和更低的整体功耗。相比之下，采用64x128位分支缓冲器的ARM MCU能够存储最初的几条指令(取决于16位或32位指令混合，每个分支最多为8条指令，最少为4条指令)。因此，分支缓冲实现能够在1个时钟周期内为命中缓冲的任何分支或跳转填充流水线，从而消除了任何CPU时钟周期延迟或浪费。两种缓冲技术与同类型没有缓冲特性的CPU相比，都提供了相当大的性能改善和功耗减少。　　4 M0+内核探究　　对功耗敏感型应用来说每个nano-watt都很重要，Cortex-M0+内核是一个极好的选择。M0+基于Von-Neumann架构(而Cortex-M3和Cortex-M4内核是Harvard结构)，这意味着它具有更少的门电路数量实现更低的整体功耗，并且仅仅损失极小的性能(Cortex-M0+的0.93DMIPS/MHz对比Cortex-M3/M4的1.25DMIPS/MHz)。它也使用Thumb-2指令集的更小子集(如图3所示)。几乎所有的指令都有16位的操作码(52x16位操作码和7x32位操作码;数据操作都是32位的)，这使得它可以实现一些令人感兴趣的功能选项以降低CPU功耗。
　　节能性功能选项首要措施就是减少Flash存储访问次数。一个主要的16位指令集意味着你可以交替时钟周期访问Flash存储器(如图4所示)，并且可以在每一次Flash存储访问中为流水线获取两条指令。假设你在存储器中有两条指令并对齐成一个32位字;在指令没有对齐的情况下，Cortex-M0+将禁止剩余的一半以节省每一点能耗。
　　此外，Cortex-M0+内核也可以通过减少到两级流水线而降低功耗。在通常的流水线处理器中，下一条指令在CPU执行当前指令时被取出。如果程序产生分支，并且不能使用下一条取出的指令，那么被用于取指(分支影子缓冲器)的功耗就被浪费了。在两级流水线中，这个分支影子缓冲器缩小了，因此能耗得以节省(虽然仅有少量)，这也意味着在发生流水线刷新时，仅需要不到一个时钟周期就能重新填充流水线(如图5所示)。
　　5 利用GPIO端口节能　　Cortex-M0+内核提供节能特性的另一个地方是它的高速GPIO端口。在Cortex-M3和Cortex-M4内核中，反转一位或GPIO端口的过程是“读-修改-写”一个32位寄存器。虽然Cortex-M0+也可以使用这个方法，但是它有一个专用的32位宽I/O端口，可以采用单时钟周期访问GPIO，使得它能够高效的反位/引脚反转。注意：在Cortex-M0+上，这是一个可选的特性，并不是所有供应商都具备了这个有用的GPIO特性。　　6 CPU的休眠模式　　减少CPU功耗的最有效方法之一是关闭CPU自身。在Cortex-M架构中有多种不同的休眠模式，每一种都在功耗和再次执行代码的启动时间之间进行了折中考虑(如图6所示)。它也能够让CPU在完成中断服务后自动进入某个休眠模式，而不需要执行任何代码去完成这个工作。这种方法可以为那些常见于超低功耗应用中的任务节省CPU时钟周期。　　在深度睡眠模式下，也可以使用唤醒中断控制器(WIC)来减轻NVIC负担。在使用WIC时，为实现低功耗模式下外部中断唤醒CPU，无需为NVIC提供时钟。　　7 自主型外设可减轻CPU负荷　　自主型片上外设具有降低功耗的优点。大多数MCU供应商已经在本身产品架构中实现了外设之间的自主型交互，例如Silicon Labs的EFM32 MCU使用的外设反射系统(PRS)。自主型外设能够实现十分复杂的外设动作链(触发而不是资料传输)，同时保持CPU处于休眠状态。例如使用EFM32 MCU上的PRS功能，应用能够被配置为在CPU休眠的低功耗模式下，当片上比较器检测电压值超过了其预设的门限值，则触发一个去开始减数。当定时器到达0时，触发DAC去开始输出 ― 所有事件发生过程中CPU可以一直保持休眠状态。　　自动进行如此复杂的交互，这使得外设之间能够完成大量工作而无需CPU参与。此外，带有内建智能的外设(例如接口或脉冲)能够通过预设的条件用于中断唤醒CPU，例如在累积10个脉冲时中断唤醒CPU。在这个例子中，当CPU被特定中断唤醒时，它明确知道需要做什么，而不需要检查计数器或寄存器以判别发生了什么，因此可以节省相当多的时钟周期，更好的完成其他重要任务。　　我们已经介绍了多种易于实现的减轻Cortex-M设备上CPU功耗的方法。当然，还有其他因素影响功耗，例如用于加工设备的处理工艺或者用于存储应用代码的存储器技术。工艺和存储技术能够显著影响运行时功耗和低功耗模式下的漏电，因此也应当纳入嵌入式开发人员的整体功耗设计考虑之中。
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　　肖特基二极管简介
　　肖特基二极管是以其发明人肖特基博士（Schottky）命名的，SBD是肖特基势垒二极管（SchottkyBarrierDiode，缩写成SBD）的简称。SBD不是利用[][][][][][][][][][]
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第2章 ARM Cortex-M3技术Cortex-M3处理器专门针对快速简单的编程而设计，用户无需深厚的架构知识和编写任何汇编代码就可以建立简单的应用程序。Cortex-M3处理器带有一个简化的基于栈的编程模型，该模型仍与传统的ARM架构兼容，同时与传统的8位、16位架构所用的系统类似，它简化了8位、16位到32位的转换过程。此外，使用基于硬件的中断机制意味着编写中断服务程序(handler)不再重要。由于不需要汇编..
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第2章 ARM Cortex-M3技术
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