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2016异步串行接口电路及通信系统设计设计报告.doc 38页
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2016异步串行接口电路及通信系统设计设计报告
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2009级可编程逻辑
可编程逻辑设计
异步串行接口电路及通信系统设计
YC、SXL、ZY、YLJ、WJ
学年第二学期
重庆大学本科学生课程设计指导教师评定成绩表
院 be学院 指导教师 Zxm. Wxp.
年级 2009级 专
学生姓名 YC、SXL、ZY、YLJ、WJ
题目 异步串行接口电路及通信系统设计
指导教师签名：
重庆大学本科学生课程设计任务书
课程设计题目 异步串行接口电路及通信系统设计
学院 BE学院 专业 BME 年级、班 09 BME 01、02班
设计要求：
设计一个能进行异步全双工串行通信的模块，该模块以固定的串行数据传送格式收发数据。
1） 每帧数据供10 位，其中 1位启动位，8位数据位，1位停止位 。
2） 波特率为：9600。
3） 收发误码率&1% 。
4） 实现与PC机的通信，PC机端采用串口调试助手。在 PC 机端，用串口调试助手发送和显示数据；在 FPGA 端，发送的数据来自于自建ROM内存储的数据，数据量为200，接受数据由串口调试助手发送，并由数码管显示接受数据值。
学生应完成的工作：
程序的编写，完成功能的仿真；
利用SIGNALTAP完成在线的仿真及调试，使达到设计要求。
实验报告的书写。
参考资料：
[1] 潘松，黄继业
EDA技术使用教程
科学出版社
现代数字系统实验及设计 重庆大学出版社
[3] 李素梅 基于FPGA的ROM设计问题 [期刊论文]-信息技术 2010（3）:87-93
[4] 刘进海，刘志博，马力 基于RS- 232 异步串行通信接口通用通信协议的设计与实现 [期刊论文]-现代电子技术 1998（7）：8-10
[5] 刘兰石，郭建英，王长清 异步串行通信接口电路的VHDL语言设计 新乡师范高等专科学校学报 ）：30-32
课程设计工作计划：
6月25日—6月26日：资料的查询；
6月27日—6月29日： 程序的书写；
6月30日—7月2 日 ：程序的调试，达到最终的目的；
7月3 日— 7月5日 ：报告的书写。
任务下达日期 2012 年
完成日期 2012 年
说明：1、学院、专业、年级均填全称。
2、本表除签名外均可采用计算机打印。本表不够，可另附页，但应在页脚添加页码。
通用串口是远程通信接口，在数字系统使用很普遍，是一个很重要的部件。本论文使用VHDL语言描述硬件功能，并适当借助Verilog HDL语言，利用QuartusII9.0在 FPGA 芯片上的综合描述,采用模块化设计方法设计UART（通用异步收发器）的各个模块。其中包括波特率发生器，程序控制器，UART数据接收器和UART数据发送器，本文采用的外部时钟为50MHZ，波特率为9600。在QuartusII 9.0环境下进行设计、编译和仿真。最后的程序编译仿真结果及硬件测试结果表明系统设计完全正确。
关键字：VHDL;
Verilog HDL；UART;
FPGA；异步通信
In this paper, the use of hardware description languages VHDL function, the Verilog HDL language ,the use of Altera's FPGA chips, the design of modular design method of UART (Universal Asynchronous Receiver Transmitter) of each module, including Porter, generators, process controllers, UART receiver data and the UART transmitter data. QuartusII 9.0 and Modelsim6.0 in environment design, compilation
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异步串行接口电路及通信系统设计设计报告
&&用VHDL语言在quartus 9.0 的软件环境下完成 异步串行接口电路及通信系统设计
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异步串行接口电路及通信系统设计设计报告
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奇偶校验电路设计
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你可能喜欢送器取得同步；停止位标志着每个字符的结束；按课程设计要求，我们的设计的传输格式为1位起始位；1.4.3异步通信的控制时钟；因为在异步通信中，同步只在一个字符间保持，每个字；为提高采样的分辨能力和抗干扰能力，接收器应采用比；其采样、检测过程为：停止位或任意数目空闲位的后面；1.4.4全双工串行通信模块UART；UART（UniversalAsynchrono；
送器取得同步；停止位标志着每个字符的结束。通过起始位和停止位的结合，实现异步字符传输的同步。异步通信的关键是接收器必须准确地发现每个字符开始出现的时刻，因此协议规定起始位和结束位必须采用相反的极性，利用前一个字符的高电平停止位到后一个字符的低电平起始位的负跳变，接收器便知道这是一个字符的开始，以此作为新字符内位检测与采样的时间基准。为保持相邻两个字符的转换是一个负跳变，故通信协议规定字符与字符间出现的空闲状态（冗余位）也用“1”填充。
按课程设计要求，我们的设计的传输格式为1位起始位，1位停止位和8位数据位，无奇偶校验位。 1.4.3
异步通信的控制时钟
因为在异步通信中，同步只在一个字符间保持，每个字符在传输时都会有新的起始位和停止位，故发送时钟和接收时钟只需分别使用两个频率相同的局部时钟，无需使用同一个时钟。由于收/发器使用的为各自独立控制的时钟，他们的频率虽然要求要相同，但不可能真正严格的相同，它们的上下始终边沿总会不可避免地出现一定程度的偏移。这种收/发时钟的相对误差会导致接收端的采样错误，为保证数据能正确传送，除了用起始位、停止位和空闲位提供正确的时间基准外，还可以采用接收器在码元中心进行采样，获得最大收/发时钟频率偏差容限的方法来实现。为了保证在每个码元的中心位置采样，在准确知道起始位前沿的前提下，接收器在起始位前沿到来后，先等半个周期采样一次，然后每过一个位周期采样一次，直至收到停止位。
为提高采样的分辨能力和抗干扰能力，接收器应采用比波特率高的时钟来控制采样时间。利用经16倍波特率的接收时钟实现再同步的过程如上图所示。利用这种经16倍频的接收时钟对串行数据流进行检测和采样，接收器能在一个位周期的1/16时间内决定出字符的开始。不仅有利于实现收发同步，还有利于抗干扰和提高异步串行通信的可靠性。 其采样、检测过程为：停止位或任意数目空闲位的后面，接收器在每个接收时钟的上升沿对输入数据流进行采样，通过检测是否有9个连续的低电平来确定它是否为起始位，如果是，则确认其为起始位，并且对应的是起始位中心，然后，以此为准确的时间基准，每隔16个时钟周期采样一次，检测一个数据位；如果不是严格的9个连续的低电平，则认为这是一个干扰信号，将其删除。
全双工串行通信模块UART
UART（Universal Asynchronous Receiver & Transmitter)即通用异步收发器，是串行通信的一种协议，它规定串行通信的波特率、起始/停止位、数据位、校验位等格式，以及各种异步握手信号。也可将UATR理解为通用串行数据总线，该总线双向通信，可以实现全双工传输和接收。UART能提供RS-232C数据终端设备接口，使计算机可以和调制解调器或其它使用RS-232C接口的串行设备通信，包括监控调试器和其它器件。
计算机内部采用的是并行数据，不能直接把数据发到Modem，必须经过UART的整理才能进行异步传输，其过程为：CPU先把准备写入串行设备的数据放到UART的寄存器中，再通过FIFO（First Input First Output，先入先出队列）传送到串行设备；在UART模块中对要输出的数据流进行加工，使消息帧格式变为从一个低起始位开始，后面是5~8个数据位，一个可用的奇偶校验位和一个或几个高位停止位;接收时，接收器发现开始位（即’0’）时就判断数据准备发送，并尝试与发送器始终频率同步，UART从消息帧中去掉起始位和结束位，对进来的字节进行奇偶校验，并将数据字节从串行转换成并行。
上图为UART实现原理图，UART内核模块的功能是控制接收、数据加载和数据发送的过程，常用状态机来实现。在数据接收时，UART内核模块负责控制波特率发生器和移位寄存器，使得移位寄存器在波特率时钟的驱动下同步地接收并且保存RS-232接收端口上的串行数据；在数据发送时，UART内核模块首先依据待发送的数据和奇偶校验位的设置产生完整的发送序列（包括起始位、数据位、奇偶校验位和停止位），之后控制移位寄存器将序列加载到移位寄存器的内部寄存器里，最后再控制波特率发生器驱动移位寄存器将数据串行输出。根据设计的要求，奇偶校验模块可以省略。
UART的接收和发送过程的原理框图如下：
系统设计方案 2.1顶层逻辑设计图
2.2 UART接收模块和发送模块设计框图
UART接收模块的功能：实时检测线路，当线路产生下降沿时，即认为有数据传输，启动接收数据进程进行接收，按从低位到高位接收数据。 UART发送模块的功能：空闲状态，线路处于高电平；当受到发送数据指令后，拉低线路一个数据的时间T，接着数据按低位到高位一次发送，数据发送完毕后，接着发送停止位（停止位为高电平），一帧数据发送结束。 2.3设计说明 整个串行通信系统由8个模块构成： 1个50分频器cnt50、1个1M分频器
cnt_1M、1个用于产生16倍波特率（9600）的模块325分频器clkdiv325、1个并转串UART数据接收模块dyzrx、1个串转并UART数据发送模块dyztx、1个LED显示模块dyz_disp、1个自建ROM模块rom123以及它的地址寻址模块adress1 。其中，dyzrx和dyztx为UART核心模块。 实验室用FPGA上的晶振产生一个频率为50MHz的信号，该时钟信号通过模块cnt50和cnt_1M，得到1Hz的时钟信号，该时钟信号作为adress1、rom123的控制时钟和dyztx的wrsig(写控制)信号。同时，让50MHz的信号通过模块clkdiv325，得到一个16倍波特率的收发时钟频率，由它控制数据收发模块dyzrx和dyztx的数据收发以及显示模块dyz_disp的显示。 整个通信系统实现的功能为：当时钟上升沿到来的时候，PC机端接收来自串口调试助手的rx的数据并将其显示，即实现与PC机的通信；在 FPGA 端，发送的数据来自于rx串转并后的dataout的值，并将该值送给adress1，利用地址寻址得到ROM123内对应存储位置的数据，其中ROM123内的数据量为256，编程设置ROM123内的地址自增启动信号为“11”。即当小助手发送“11”的时候将启动adress1模块寻址读数，并将“11”显示在选中的数码管上，与此同时，在满足波特率的时钟作用下地址模块将自动连续发送ROM123的存储数据，发送结束之后将结束判断数据显示在FPGA端上。 三 单元程序设计及仿真分析 3.1系统时钟50分频模块 将系统的标准50HZ时钟50分频产生1Mhz的时钟，为时钟分频的一个过度模块，为产生1HZ的时钟奠基。电路原理图和模块图如下所示：
其时序仿真图如下：可见实现了对时钟的50分频的功能。
1MHz时钟1M分频
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