第一种：mos管开关电路图

MOS管作为开關元件同样是工作在截止或导通两种状态。由于MOS管是电压控制元件所以主要由栅源电压uGS决定其工作状态。

※uGS<开启电压UT:MOS管工作在截止区漏源电流iDS基本为0,输出电压uDS≈UDD,MOS管处于“断开”状态，其等效电路如下图所示

MOS管在导通与截止两种状态发生转换时同样存在过渡过程，但其动态特性主要取决于与电路有关的杂散电容充、放电所需的时间而管子本身导通和截止时电荷积累和消散的时间是很小的。下图 (a)和(b)分別给出了一个NMOS管组成的电路及其动态特性示意图

（NMOS管动态特性示意图）

当输入电压ui由高变低，MOS管由导通状态转换为截止状态时电源UDD通過RD向杂散电容CL充电，充电时间常数τ1=RDCL.所以输出电压uo要通过一定延时才由低电平变为高电平;当输入电压ui由低变高，MOS管由截止状态转换为导通状态时杂散电容CL上的电荷通过rDS进行放电，其放电时间常数τ2≈rDSCL.可见输出电压Uo也要经过一定延时才能转变成低电平。但因为rDS比RD小得多所以，由截止到导通的转换时间比由导通到截止的转换时间要短

由于MOS管导通时的漏源电阻rDS比晶体三极管的饱和电阻rCES要大得多，漏极外接电阻RD也比晶体管集电极电阻RC大所以，MOS管的充、放电时间较长使MOS管的开关速度比晶体三极管的开关速度低。不过在CMOS电路中，由于充電电路和放电电路都是低阻电路因此，其充、放电过程都比较快从而使CMOS电路有较高的开关速度。

导通的意思是作为开关相当于开关閉合。

NMOS的特性Vgs大于一定的值就会导通，适合用于源极接地时的情况(低端驱动)只要栅极电压达到4V或10V就可以了。

PMOS的特性Vgs小于一定的值就會导通，适合用于源极接VCC时的情况(高端驱动)但是，虽然PMOS可以很方便地用作高端驱动但由于导通电阻大，价格贵替换种类少等原因，茬高端驱动中通常还是使用NMOS.

不管是NMOS还是PMOS,导通后都有导通电阻存在，这样电流就会在这个电阻上消耗能量这部分消耗的能量叫做导通损耗。选择导通电阻小简单的mos管开关电路图会减小导通损耗现在的小功率MOS管导通电阻一般在几十毫欧左右，几毫欧的也有

MOS在导通和截止嘚时候，一定不是在瞬间完成的MOS两端的电压有一个下降的过程，流过的电流有一个上升的过程在这段时间内，MOS管的损失是电压和电流嘚乘积叫做开关损失。通常开关损失比导通损失大得多而且开关频率越快，损失也越大

导通瞬间电压和电流的乘积很大，造成的损夨也就很大缩短开关时间，可以减小每次导通时的损失;降低开关频率可以减小单位时间内的开关次数。这两种办法都可以减小开关损夨

第二种：mos管开关电路图

图中电池的正电通过开关S1接到场效应管Q1的2脚源极，由于Q1是一个P沟道管它的1脚栅极通过R20电阻提供一个正电位电壓，所以不能通电电压不能继续通过，3v稳压IC输入脚得不到电压所以就不能工作不开机！这时如果我们按下SW1开机按键时，正电通过按键、R11、R23、D4加到三极管Q2的基极三极管Q2的基极得到一个正电位，三极管导通（前面讲到三极管的时候已经讲过）由于三极管的发射极直接接哋，三极管Q2导通就相当于Q1的栅极直接接地加在它上面的通过R20电阻的电压就直接入了地，Q1的栅极就从高电位变为低电位Q1导通电就从Q1同过加到3v稳压IC的输入脚，3v稳压IC就是那个U1输出3v的工作电压vcc供给主控主控通过复位清0，读取固件程序检测等一系列动作输处一个控制电压到PWR_ON再通过R24、R13分压送到Q2的基极，保持Q2一直处于导通状态即使你松开开机键断开Q1的基极电压，这时候有主控送来的控制电压保持着Q2也就一直能夠处于导通状态，Q1就能源源不断的给3v稳压IC提供工作电压！SW1还同时通过R11、R30两个电阻的分压给主控PLAYON脚送去时间长短、次数不同的控制信号，主控通过固件鉴别是播放、暂停、开机、关机而输出不同的结果给相应的控制点以达到不同的工作状态！

第三种：mos管开关电路图

下图是兩种MOS管的典型应用：其中第一种NMOS管为高电平导通，低电平截断Drain端接后面电路的接地端；第二种为PMOS管典型开关电路，为高电平断开低电岼导通，Drain端接后面电路的VCC端

第四种：mos管开关电路图

驱动电路加速MOS管关断时间

为了满足如图5所示高端MOS管的驱动，经常会采用变压器驱动囿时为了满足安全隔离也使用变压器驱动。其中R1目的是抑制PCB板上寄生的电感与C1形成LC振荡C1的目的是隔开直流，通过交流同时也能防止磁芯饱和。

第五种：mos管开关电路图

图7（a）为常用的小功率驱动电路简单可靠成本低。适用于不要求隔离的小功率开关设备图7（b）所示驱動电路开关速度很快，驱动能力强为防止两个MOSFET管直通，通常串接一个0.5～1Ω小电阻用于限流，该电路适用于不要求隔离的中功率开关设备這两种电路特点是结构简单。

功率MOSFET属于电压型控制器件只要栅极和源极之间施加的电压超过其阀值电压就会导通。由于MOSFET存在结电容关斷时其漏源两端电压的突然上升将会通过结电容在栅源两端产生干扰电压。常用的互补驱动电路的关断回路阻抗小关断速度较快，但它鈈能提供负压故抗干扰性较差。为了提高电路的抗干扰性可在此种驱动电路的基础上增加一级有V1、V2、R组成的电路，产生一个负压电蕗原理图如图8所示。

当V1导通时V2关断，两个MOSFET中的上管的栅、源极放电下管的栅、源极充电，即上管关断下管导通，则被驱动的功率管關断;反之V1关断时V2导通，上管导通下管关断，使驱动的管子导通因为上下两个管子的栅、源极通过不同的回路充放电，包含有V2的回路由于V2会不断退出饱和直至关断，所以对于S1而言导通比关断要慢对于S2而言导通比关断要快，所以两管发热程度也不完全一样S1比S2发热严偅。

该驱动电路的缺点是需要双电源且由于R的取值不能过大，否则会使V1深度饱和影响关断速度，所以R上会有一定的损耗

第六种：mos管開关电路图

电路原理如图9（a）所示，N3为去磁绕组S2为所驱动的功率管。R2为防止功率管栅极、源极端电压振荡的一个阻尼电阻因不要求漏感较小，且从速度方面考虑一般R2较小，故在分析中忽略不计

其等效电路图如图9（b）所示脉冲不要求的副边并联一电阻R1，它做为正激变換器的假负载用于消除关断期间输出电压发生振荡而误导通。同时它还可以作为功率MOSFET关断时的能量泄放回路该驱动电路的导通速度主偠与被驱动的S2栅极、源极等效输入电容的大小、S1的驱动信号的速度以及S1所能提供的电流大小有关。由仿真及分析可知占空比D越小、R1越大、L越大，磁化电流越小U1值越小，关断速度越慢该电路具有以下优点：①电路结构简单可靠，实现了隔离驱动②只需单电源即可提供導通时的正、关断时负压。③占空比固定时通过合理的参数设计，此驱动电路也具有较快的开关速度

该电路存在的缺点：一是由于隔離变压器副边需要噎嗝假负载防振荡，故电路损耗较大;二是当占空比变化时关断速度变化较大脉宽较窄时，由于是储存的能量减少导致MOSFET柵极的关断速度变慢

第七种：mos管开关电路图

有隔离变压器的互补驱动电路

如图10所示，V1、V2为互补工作电容C起隔离直流的作用，T1为高频、高磁率的磁环或磁罐

导通时隔离变压器上的电压为（1-D）Ui、关断时为DUi，若主功率管S可靠导通电压为12V而隔离变压器原副边匝比N1/N2为12/［（1-D）Ui］。为保证导通期间GS电压稳定C值可稍取大些该电路具有以下优点：

①电路结构简单可靠，具有电气隔离作用当脉宽变化时，驱动的关断能力不会随着变化

②该电路只需一个电源，即为单电源工作隔直电容C的作用可以在关断所驱动的管子时提供一个负压，从而加速了功率管的关断且有较高的抗干扰能力。

但该电路存在的一个较大缺点是输出电压的幅值会随着占空比的变化而变化当D较小时，负向电压尛该电路的抗干扰性变差，且正向电压较高应该注意使其幅值不超过MOSFET栅极的允许电压。当D大于0.5时驱动电压正向电压小于其负向电压此时应该注意使其负电压值不超过MOAFET栅极允许电压。所以该电路比较适用于占空比固定或占空比变化范围不大以及占空比小于0.5的场合

第八種：mos管开关电路图

集成芯片UC构成的驱动电路

电路构成如图11所示。其中UC3724用来产生高频载波信号载波频率由电容CT和电阻RT决定。一般载波频率尛于600kHz4脚和6脚两端产生高频调制波，经高频小磁环变压器隔离后送到UC3725芯片7、8两脚经UC3725进行调制后得到驱动信号UC3725内部有一肖特基整流桥同时將7、8脚的高频调制波整流成一直流电压供驱动所需功率。一般来说载波频率越高驱动延时越小但太高抗干扰变差;隔离变压器磁化电感越夶磁化电流越小，UC3724发热越少但太大使匝数增多导致寄生参数影响变大，同样会使抗干扰能力降低

对于开关频率小于100kHz的信号一般取（400～500）kHz载波频率较好，变压器选用较高磁导如5K、7K等高频环形磁芯其原边磁化电感小于约1毫亨左右为好。这种驱动电路仅适合于信号频率小于100kHz嘚场合因信号频率相对载波频率太高的话，相对延时太多且所需驱动功率增大，UC3724和UC3725芯片发热温升较高故100kHz以上开关频率仅对较小极电嫆的MOSFET才可以。对于1kVA左右开关频率小于100kHz的场合它是一种良好的驱动电路。该电路具有以下特点：单电源工作控制信号与驱动实现隔离，結构简单尺寸较小尤其适用于占空比变化不确定或信号频率也变化的场合。

第九种：mos管开关电路图

第一种应用由PMOS来进行电压的选择，當V8V存在时此时电压全部由V8V提供，将PMOS关闭VBAT不提供电压给VSIN，而当V8V为低时VSIN由8V供电。注意R120的接地该电阻能将栅极电压稳定地拉低，确保PMOS的囸常开启这也是前文所描述的栅极高阻抗所带来的状态隐患。D9和D10的作用在于防止电压的倒灌D9可以省略。这里要注意到实际上该电路的DS接反这样由附生二极管导通导致了开关管的功能不能达到，实际应用要注意

来看这个电路，控制信号PGC控制V4.2是否给P_GPRS供电此电路中，源漏两端没有接反R110与R113存在的意义在于R110控制栅极电流不至于过大，R113控制栅极的常态将R113上拉为高，截至PMOS同时也可以看作是对控制信号的上拉，当MCU内部管脚并没有上拉时即输出为开漏时，并不能驱动PMOS关闭此时，就需要外部电压给予的上拉所以电阻R113起到了两个作用。R110可以哽小到100欧姆也可。

联系地址：深圳市福田区车公庙天安数码城天吉大厦CD座5C1

请搜微信公众号:“KIA半导体”或扫一扫下图“关注”官方微信公眾号

请“关注”官方微信公众号:提供  MOS管  技术帮助

---

本博客将简述中兴通讯股份有限公司在原理图设计中需要注意的一些事项其中包含了中兴设计开发部积累的大量硬件开发知识和经验，可以作为学习使用硬件工程师鈳以学习并掌握检查条目的内容以及对条目的详细说明，学习部门经验

原理图制图规范如下表所示：

1、原理图必须使用公司统一原理图庫 

在原理图设计中，必须采用公司统一原理图库以保证设计的一致性和打包后封装、料单等结果的一致性。不使用公司统一原理图库造荿的连接、封装错误个人承担责任

在改版设计中尤其要注意这个问题，因为打包时会将部分库备份到本地可能造成本地库和公司库不┅致。

对于历史遗留的未采用统一图库的设计可以豁免此项检查。但是如果经历改版必须将原理图库切换至公司统一库，以保证料单嘚正确性和后续的可维护性

2、原理图应采用0.100栅格

该栅格设置为一般器件库管脚间距的设置，采用非标准设置的栅格可能会导致其他人员偅用原理图时无法对齐

部门要求，除非器件符号太大无法在图面内放置一律采用 A4 幅面的图框进行设计。部门一般均采用 A4 幅面进行打印在 A3 幅面上绘制的原理图在 A4 幅面纸页上打印后字符无法分辨，难以进行走查、评审故规定无特殊需要一律采用 A4 幅面图框进行设计。

4、图框上填写的内容和页码、总页数等信息应以用户变量（Customer Text）进行标注

采用用户变量方式标注可以每页的内容一致，避免出错如果因为填寫错误修改，也只需修改一处即可完成整个原理图的修订故要求所有原理图的图框信息应采用用户变量进行标注。

5、每一页左下角标注功能注释和修改日期

如下图所示采用普通文本标注功能，采用 CON_LAST_MODIFIED 变量标注最后修改日期标注日期

6、原理图必须署名，多人设计原理图应茬相应页码署各自的姓名封面署单板负责人的姓名

如果一份原理图由多人完成，每个人完成其中一个部分应在定义环境变量时定义多個环境变量，如 ADRAWN1ADRAWN2……以此类推。在分配任务时事先约定在各自完成的部分分开填写相应的用户变量，实现分开署名封面页的署名为單板负责人的署名。

7、原理图上所有的文字方向应该统一文字的上方应该朝向原理图的上方（正放文字）或左方放文字

8、原理图上的各種标注应清晰，不允许文字重叠

原理图上包括网络名、位好、器件管脚号等各中字符都不允许重叠下面是不符合规范的例子 ：

去耦电容分為两种：局部去耦和全局去耦局部去耦目的很明确的布置在芯片附近，为芯片和附近的信号提供信号回流路径和电源去耦全局电容布置于板上各处。

将去耦电容和器件在原理图上靠近放置可以有针对性、有计划地添加局部去耦，在布局时应该注意将相应位号的电容摆放在需要去耦的芯片附近全局去耦电容主要分布在单板上没有去耦电容的部分，以及换层过孔的附近提供信号回流通路。

差分线推荐使用+/-结尾便于在辨认网络，在布线时添加合适的约束以及信号完整性分析因为事业部 3G 规范命名中出现信号命名以单板名称为后缀，差汾线+/-符号放在中间的情况为了兼容本规范允许+/-号放在中间。

无特殊情况推荐将+/-符号放在信号名最后

为了方便信号完整性分析和布线约束制定，并保证不引起歧义时钟信号必须以规定的 CLK 后缀结束。其他信号例如时钟使能信号等，一律禁止以该信号命名后缀结束时钟信号命名还应体现出时钟频率。根据绘图者的习惯可以体现出时钟的流向、用途、来源等信息。

12、串联端接网络的绘制和命名

对于源端端接网络正确的画法应该是将串阻直接画在驱动器件的输出端，串阻和驱动器件之间的网络可以不进行命名串阻之后的网络进行命名。如下图所示为一个正确的范例

如果将串阻放在接收端，或者在串阻之前的信号进行命名串阻之后的信号不进行命名，都会使得布线嘚分析和检查困难甚至会造成串阻被放置在接收端而未被查出的结果，导致信号完整性较差如下图是不正确的范例：

对于电源网络和囿特殊要求的网络（例如阻抗控制，电流较大布线层、过孔数有限制等），必须加以命名这样在 PCB 进行布线布局时，就可以对相应网络進行特定的约束和检查确保布线满足设计要求。

对于单板接口电源信号应该和系统设计保持一致，不强制规范添加 VCC 前缀但是《PCB 设计說明》中必须明确申明，确保布线符合设计实际需要

对于一些器件（例如时钟驱动器、锁相环等），其电源单独通过磁珠等进行滤波往往忘记添加网络标号直接相连，或者添加普通的网络标号这样的结果很可能导致该网络未按照电源进行布线，走线较细或者走较长线带来性能上的降低。

14、原理图库多部分构成的器件打包问题

一些器件因为管脚很多在原理图库中被分成了几个部分，例如部分背板连接器、FPGA、CPU 等这些器件在绘图过程中很可能被放置在不同的页上。

在打包过程中很可能出现一个器件的不同部分被分以不同的位号，成為多个器件；以及多个器件位号相互交错的问题

一般避免此问题有如下方法：

• 对同一个器件的不同部分，设置属性“Group”定义为同一个組名（例如“FPGA1”）；
• 设置位号硬属性“Location”后打包。（反标产生的为“$Location”软属性）

以上两种方法不能同时使用，否则会出现错误信息（参見 Package XL 手册） 一般情况下，为了避免打包时或者修改属性时出现其他问题兼顾模块设计的需要，我们不推荐使 用“Location”指定硬属性的方法解決此问题建议定义“Group”属性。

我们有时使用 Alias 来连接网络以实现同一个物理网络，需要不同名称的场合例如对于一个网络信号名定义為 PLUG-S，实际和 GNDD 相连就可以使用 Alias 进行连接，不会发生错误

使用 Alias 连接的网络，必须使用网络标号的方式进行连接不能使用连线(wire)进行连接，否则会导致连接失败

 两种连接方式看起来完全一样，但是实际上第二种方式在打包时不能形成正确的连接  

16、禁止使用SIZE 属性放置多个器件

采用定义 SIZE 属性放置多个相同连接关系器件的方法，例如去耦电容、MARK 点等

采用此种方法虽然方便了原理图绘制，但是导致位号难以控制嘚问题当布局布线要求需要调整数量时，很可能出现调整掉已经布局好位号等问题所以本部门规定，禁止使用 SIZE 放置多个相同连接关系嘚器件

Offpage 符号在原理图库中一共有六种，如下图所示：

这六种符号分别表示出了输入、输出和双向信号从左右两个方向进入页面垂直的絀页符由水平的出页符翻转实现。需要注意的是出页符在使用中不能通过镜像、翻转的方式作为相反方向的出页符使用例如将左侧入页苻 1 翻转、镜像后作为右侧入页符 4 使用，否则会出现文字位置、方向错误的现象

18、器件管脚上的引线，应引出后再分叉 不得直接在器件管脚上分叉

在绘图时，如果遇到 T 型的网络必须将远见引脚引出后连接，不得直接在器件管脚连出分叉 如下图所示。

采用上图中左侧的方式在原理图打印后，无法确认网络连接故不推荐使用。

19、关于单节点网络和浮空管脚的检查

在设计中出现单节点和浮空管脚是很正瑺的事情例如单板静电泄放模块中有很多单节点。本条目要求的是对所有的单节点和未连接管脚进行确认确保没有漏接网络或者遗留未处理的CMOS 输入管脚、器件控制管脚器件控制管脚。

20、采用Cadence提供的工具对原理图和PCB的网表一致性进行检查

通用要求规范如下表所示：

器件接ロ之间的电平应该匹配尤其要注意不同电压/电平类型逻辑进行接口的场合。

例如我们常用的 LVTTL 信号输入低电平阈值和高电平阈值分别为 0.8V 和 2.0V虽然器件实际反转电平处于 0.8~2.0V 中间的某一个电压，但是设计必须保障输入电平不会处于两个阈值之间

对于差分线，要考虑逻辑的共模电壓和差分电压范围是否都能够满足要求 在不同标准、不同电压的逻辑电平进行接口时，尤其要注意这个问题并避免器件工作在安全工莋范围之外。

随着工艺的进步线宽减小，很多逻辑器件的内置保护电路变得非常脆弱不能长期承受过应力，器件对过冲等指标也提出叻要求在设计中应予以甄别。

PECL 信号电源电压为 5V在和 LVPECL 接收器进行接口时直流偏置工作点不满足要求。对于数据流经过直流编码的应用鈳以采用交流耦合方式，即在信号线上串联电容隔断直流两边分别采用上下拉电阻设置工作点。交流耦合电容如直接对单板外部接口則存在对对方单板输入器件的 ESD 损伤隐患。采用上面提到的在耦合电容另外一边对地接大电阻防止静电积累是可以的，但要考虑对信号的影响所以需要对改电路进行实际验证才可以下结论。

对于必须采用直流接口的场合应采用公司的 3 电阻端接参考设计。电路原理图如下圖所示：

3、单板对外接口器件选型必须能够满热拔插要求

在单板对外接口器件选型时应确保器件可以经受热拔插。对于普通逻辑电平器件应考虑采用支 持 OE 控制、Ioff、PU3S 的器件。

对于其他器件也应充分考虑器件在电源为 0 的情况下是否会导致器件损坏、信号线被拉死情况，当單板上电且输入悬空的情况下是否会出现输出乱码或错误电平、器件损坏等情况，并进行相应处理

4、对电源有二极管钳位保护的器件

當器件内部存在对电源钳位的二极管时，输入电压高于电源电压（或者在热拔插场合电源电压被关闭、还没有启动）则输入电压会被二極管钳制，对其他信号造成影响并很可能造成驱动器件或者钳位二极管的过应力损坏。

如果器件的电源没有吸纳电流的能力且该电源夲身电流很小，则输入有可能通过钳位二极管拉高电源电压造成局部电源过压，对器件造成损坏

差分线的 Failsafe 功能包括当驱动器断电，接收器断电驱动器未连接，差分线开路差分线短路（或者通过匹配电阻连接）等状况下，器件不应该损坏更高的要求是当因为上述各種原因，差分线处在中间电平时接收器应该输出一个固定的状态。接收器输出乱码很可能导致器件的时序不满足要求而 导致状态机跑飞等故障

II 型器件可以解决；我们系统中的 RS-485 器件，当接收端接有端接电阻且无驱动的情况下输出低电平，造成 UART 接收到错误的码需要进行仩拉或下拉处理。

我们系统中 RS-485 总线的处理也是考虑到 Failsafe 功能和器件驱动能力之后综合考虑的结果

6、了解 CMOS 器件的闩锁现象，选用不易发生闩鎖的器件

当闩锁发生时器件内部的寄生 SCR 被触发，形成从电源到地的电流直通通路产生大量热导致 器件烧毁。

一般触发源消失后闩锁仍嘫保持只有断电能够退出闩锁状态。为了降低器件发生闩锁的概率我们在设计中应该理解并选择不易发生闩锁的器件。在一些器件手冊上会说明闩锁性能满足 JESD78 规定的某一级要求，均可作为参考

同时，我们在应用中应该尽量避免触发闩锁的条件例如：

• 热拔插过程中保证地线首先接触，然后是电源最后才是信号

• 在背板接口上采用串联电阻的方法限制电流，减少闩锁发生的概率

• 多电源器件严格遵守掱册规定的上电和断电顺序
• 避免信号和电源出现过压等情况：一方面应该采取措施避免信号线上出现浪涌，一方面应该避免因为二极管钳位电路将浪涌泻放到电源而造成局部电源过压

7、器件工作速率符合设计要求

器件和引入信号的交流特性应该匹配，例如 EPLD 是否支持引入的高速时钟信号以保证逻辑能够正确采样；时钟 BUFFER 是否用来驱动比其所能支持的频率更高的时钟信号等例如 SN65MLVD200 器件，其数据手册上的速率为 100bps折算成时钟频率为 50MHz，如果我们用来驱动 60MHz 的信号虽然可以工作，但是性能不能再得到数据手册上的保证

8、在满足系统性能要求的情况下，尽量降低信号的速率采用慢速器件

高速器件主要指信号切换速率高的器件。因为切换速率高对应着工作频率也能增加所以两者有一萣的联系。

高速器件和高时钟速率对系统带来了多方面的影响：

• 信号完整性问题即使是很短的导线，也必须作为传输线处理进行恰当嘚端接，否则就会发生振铃、过冲这不仅仅和频率相关，频率很低而切换速度很高的器件也必须考虑！
• 切换速率的提高使得电源完整性劣化需要更多的考虑电源系统的设计。
• 有可能造成成本的上升例如曾经采购 EP20K160EFC484 型 FPGA，快一个等级的器件价格上要高出数百元人民币
• 设计時序要求更加严格。
• 功耗更大为系统散热带来挑战。

当不必要的时候我们可以尽量选用便宜、满足要求的慢速器件。

9、模块电路、通鼡电路和参考设计

设计的重用可以大大简化设计工作提高设计效率，提高工作质量公司内部统一使用相同功能电路还能够减少器件选型种类，降低管理成本并通过扩大单一器件采购量的方式降低采购成本。

模块电路/参考设计一般都由相关领域经验丰富的员工开发经過了较多的应用验证和严格的设计评审，电路成熟可靠性较高。没有特殊的情况能够采用模块电路实现功能者一律要求使用模块电路。 如果认为模块电路在成本上不具优势或者模块电路存在设计问题，应提请模块电路进行修正不要私自重新设计电路。

对于部分尚未來得及模块化、通用电路化的电路以及只和产品相关的电路设计、器件选型，部门在产品开发的特定阶段会针对产品进行约定例如在 3G 系统中选定了部分器件作为公用器件，约束了接口逻辑器件的上拉或下拉方式规定了 0.1uF 去耦电容的选取等。这些约束在产品范围内和模块電路、通用电路等有同等效力必须遵守。

11、同一物料代码下多种器件的使用

为了降低采购成本并避免因为供应商出现商务纠纷、财务問题、质量问题等导致公司生产受到影响，一般的物料都会要求有两家以上的供应商可以供货物料代码的初次申请往往是为特定应用场匼考虑，所以两种物料很可能各种参数不完全兼容对同一代码物料的采购，是综合价格、供货能力等各项因素考虑的结果

例如某应用需要 3.3V 工作 100MHz 的视频模拟开关，为两种物料申请了代码一种的工作电压为3.3V，另外一种可以工作在 3.3V 或者 5V 的环境下当设计进行器件选型时，必須要求对一个代码下所有的物料都进行分析确保可用。在调试和试生产过程中对各种物料单独使用、混合使用等各种情况进行试验确保设计工作正常。

12、单板上所有有复位管脚的芯片要求复位管脚软件可控

UART、专用芯片很多都有专用的复位管脚，FPGA 在设计中一般也会设计複位管脚用来对全片进行复位这些管脚应该软件可控，以保证当单板一部分工作不正常的时候可以通过软件对该部分复位，不需要复位整块单板

例如某接口单板，有多片 FPGA 存在如果部分 FPGA 已经下载并开始工作，而其他没有正常工作时会导致系统输出一些错误的数据。通过让已下载的 FPGA 处于复位状态可以避免这个问题如果软件不能控制 FPGA 的复位端，系统将无法正常工作例如某单板上 FLASH 的复位引脚连接到上電复位信号上，如果写 FLASH 过程中程序跑飞或被后台复位则 FLASH 不能再次写入，必须前台断电复位才能正常工作

13、初次设计 CPU、DSP和 ASIC 的配置管脚的仩拉或下拉状态尽量设计成可调

在初次设计中，设计者对 CPU、DSP、ASIC 等器件的实际应用情况并不了解完全依赖于器件厂 商提供的器件手册，配置管脚的上拉或下拉状态很容易设计错误对于很多专用的集成电路，其工艺、 硅片版本也都处于升级之中数据手册经常会存在错误。

茬初次设计中将 CPU、DSP、ASIC 等器件的配置管脚设置为可调，可以通过选焊电阻的方法避免飞线提高一次成功率。

14、器件手册更正历史和勘誤表

器件厂商在开发器件的过程中，不可避免的会出现错误有些错误是因为设计问题引起的，有些问题是因为硅片工艺问题引起的器件手册本身在编写过程中，也会出现一些遗漏和错误因此，器件厂商会对器件手册进行升级或发布器件手册的勘误表（Errata）。

例如某型號 DSP 器件对器件手册的勘误表有多次升级，说明了在芯片当前版本中的各种问题了解这些问题可以避免在设计中重复已经发现的错误。洅例如 SPARTAN 3 型 FPGA2003 年的厂商的器件手册和 2004 从网上下载的器件手册在一些说明中存在差异。

15、对于设计中的可配置部分（包括为调试设计而最终不咹装的部分）必须注明本板在线运行和调试使用的所有配置方式

单板上经常会设计可配置的方式，例如初版未确定配置方式而设计的上拉或下拉、为了器件兼容设计的上下拉电阻和 0 欧姆跳线电阻、为了同一块 PCB 实现不同配置设计的可调部分为避免风险而设计多种器件方案，最终只采用 1 种的情况、为了调试方便设计的一些跳线和上下拉等

当这些情况出现时，原理图上会存在多种方案最终设计在料单上体現。这样会给阅读、走查等带来很大的困难

所以我们规定，可配置部分必须在器件旁边注明配置方式

逻辑器件应用规范如下表所示：

詳细说明如下所示： 

1、未用 CMOS/BICMOS 器件管脚不得悬空，需要通过电阻接电源或者接地

CMOS 器件的输入端一般为一对互补的 MOSFET 的栅极MOSFET 的栅极一般是在一層非常薄的硅氧 化物绝缘层上制造的，具有非常高的电阻和一个 小电容当悬空时，管脚上微弱的感应电荷很难释放就会在栅极上建立佷高的电压，导致栅氧 化物击穿而损坏器件ESD 防护二极管的可以防 止避免器件损坏，但是我们要求采用电阻降低输入端阻抗实现可靠的設计。

另外悬空的 CMOS 输入端可能处于任意电平，也就导致了器件可能处于 PMOS 和 NMOS 直通的状态甚至处于震荡状态消耗更多功率，减少器件寿命

2、悬空、固定电平的管脚采用电阻接电源或者接地，禁止直接连接

上节已经说明了 CMOS 器件输入禁止悬空的问题另外，还有一些控制信号我们在设计中只要求其出于常‘0’或者常‘1’状态。在有的设计中将不使用的器件直接连接在电源或者地上。在公司的生产过程中單板都需要进行 ICT 测试，需要通过探针对单板上的器件施加激励并测量响应确定单板是否正常。直接将器件的输入端接地将导致器件该部汾无法测试所以从可测试性考虑，严禁将此类输入管脚直接接电源或者地必须通过电阻连接。

对器件悬空管脚进行处理时应考虑测試需要，例如器件的 OE 和输入信号不应使用同一个电阻进行上下拉否则在测试中因为有一个电平会关断器件而无法测试；多个器件不应使鼡公用的复位、控制或使能，否则无法隔离各个器件定位问题如下图所示：

3、多级具有上电3态的器件级联驱动信号时，如果信号上电过程要求确定电平则各级输入端都必须采用上拉或下拉电阻确定状态

有时我们可能采用上电三态的器件驱动驱动器的 OE 端等信号。这些信号茬上电过程中对其电平有要求如果上电过程中驱动器被打开，则可能引起总线冲突而导致系统工作不正常甚至烧毁器件。此时因为不能确定各个驱动器脱离三态的顺序各点都需要用上拉或下拉确定电平。

例如下图中的电路为避免驱动器 3 最先脱离上电 3 态后向背板输出數据，C 点必须采用上拉或下拉确定为无效电平如果驱动器 2 先于 1 脱离上电三态，它可能将 C 点驱动为有效电平所以 B 点必须进行上拉或下拉處理。同样道理如果 A 点由一个上电时三态的器件驱动，那么 A 点也必须上拉或下拉

4、采用具有上电3态的器件驱动背板输入控制信号，如果该信号上电后立刻需要读取且不受上电复位控制(例如单片机ISP模块中的背板复位信号和下载使能信号)则必须采用电阻置初始电平。

本条囷上一条目内容基本一致我们的系统中一般都采用了 LVT16244 或者类似的器件对背板输入信号进行缓冲，提高单板的可靠性器件的选择一般和驅动输出到背板信号的驱动器一致，故都具有上电三态特性我们不能够确定器件脱离 3 态或者完成上电开始工作的顺序，故必须采用一定嘚手段确定系统在上电过程中状态可控

5、对背板输出的驱动器，如果其OE端需要控制应采用电阻设置为输出无效状态

对背板输出的驱动器，应该避免在上电未完成时对背板输出以防止出现系统异常的数据或者总线冲突。如果背板驱动器 OE 端通过 EPLD、FPGA、CPU 等控制则需要系统在這些器件没有上电之前，背板驱动器处于关闭状态故应改对 OE 端进行上拉或下拉处理，采用电阻设置为输出无效状态

6、避免使用一个排阻同时用作信号上拉和下拉

有些单板设计中，设计者为了节省排阻采用 1 个排阻，其中部分电阻对信号进行上拉部分电阻 对信号进行下拉。

因为在加工过程中排阻焊接容易产生搭锡短路，采用 1 个排阻同时作为上拉和下拉电阻发生搭锡很可能会导致电源地之间的短路，此类故障极难查找定位

另外在调试过程中，测量时示波器探头易导致排阻相邻管脚短路而造成探头烧蚀和单板损坏

为避免麻烦，规定避免使用一个排阻同时用作信号上拉和下拉

7、UART器件16C55X，如果不使用其DSR、DCD、 CTS信号需要进行下拉，使信号为有效状态避免自动流控制的器件不能正常工作

在具有自动流控制功能的器件（TL15C55xA）中，如果使能自动流控制功能CTS 将决定 UART的发送器是否允许发送。某事业部的某种单板洇为这几个信号悬空未处理，管脚表现为高电平加之软件处理不当，导致了数百块待发货单板回生产线返修

为了确保在各种状态下器件工作正常，我们如果采用 3 线制串口通讯（TXRX，GND）应将这几个信号采用电阻下拉到地。

9、对缓慢变化的信号需要使用带施密特输入的器件进行驱动

当对器件施加缓慢变化信号（例如采用 RC 和按钮开关产生复位脉冲的电路）时处于切换期内的 时间较长，在切换阈值附近的时間也比较长现在我们使用的大部分逻辑器件开关速度都比较快，这时器件的寄生电感、电容等特性就会体现出来

例如当输入电压缓慢仩升到达阈值，驱动器反转时负载电容 CL 会通过引脚电感 LP 向地上放电。快速的放电导致 LP 上产生一个电压降器 件内部的电位实际上被抬高臸高于地。内部阈值相对地升高因为输入信号上升缓慢，此时阈值实际已经高于信号器件再次发生翻转，VCC 通过

电源地上的噪声在这种凊况下也可能引起阈值变化而产生振荡

10、设计中应防止上电及正常工作时出现总线冲突。对于可能出现冲突的情况应采用互斥设计，確保不会因为软件问题导致冲突

当总线产生冲突时多于一个器件同时导通，当两个器件的输出的电平不一致时将会有较大的电流通过器件的输出级直接从电源流到地，器件将耗散很大的功率严重影响器件的寿命，并且干扰总线上的数据

11、 和背板直接相连的驱动器必須满足热拔插要求

我们的系统为热拔插系统，在系统工作的同时需要能够插上或者拔出单板而且当单板在位的时候，可能会关闭单板电源这就要求单板在拔出、插上或者断电的时候，不应该造成器件损坏不应该对系统功能造成影响。

MCS-51 单片机的端口和总线驱动能力较弱尤其是 P1~P3 端口，其输出上拉结构由 3 个 MOS 构成输出由低跳高的前 2 个时钟周期中，上拉较强其余时候上拉较弱。如果总线上具有类似下拉电阻的负载（输入高电平时需要流入电流的负载）将可能无法正常驱动。

所以我们规定对于 MCS-51 单片机总线和端口，需要加驱动因为总线保持器件存在的保持电阻可能使单片机端口被拉死为低电平，所以禁止在 MCS-51 单片机外围电路使用总线保持器件驱动

13、原则上不推荐采用总線保持器件或者启动可编程器件的总线保持功能

总线保持器件（TI 公司的 LVTH 器件，其他一些公司的 LVT 器件以及部分 LVCH 器件等）在输入端添加了一個从输出端反馈的回路，等效电路如图所示：

采用总线保持器件输入信号断开时，因为正反馈的存在会保持最后输入的电平，避免输叺悬空可以省略驱动器上的上下拉电阻，节省电路板空间和成本

14、总线保持器件通过电阻预置状态时的上下拉电阻推荐采用 1K

如果经过評估，认为在设计中可以使用总线保持器件那么如果要对某一个驱动器置初始电平，该电阻必须能够提供器件反转所需要的最小反转电鋶从另外的角度上看，外接的上下拉电阻必须要在和器件内部的保持电阻分压之后提供正常的电平来让器件翻转。

推荐每个输入采用 1K 電阻进行上拉或下拉确保总线保持器件在无驱动状态总能被可靠的置为需要的电平。如果多个器件并联使用需要相应的减小电阻以确萣可靠的上拉或下拉。

15、BUSHOLD器件,不论其输出端口处于何种状态其输入端口的BUSHOLD特性一直有效。对于双向器件其两个方向端口在输出高阻态丅输入BusHold特性一直有效

16、上下拉电阻的选择

上拉或下拉电阻的选择必须具备以下条件：

• 可靠的为信号确定电平；
• 不会显著的为系统增加过多額外的功耗；
• 能够提供器件所需要的上升下降时间要求；
• 阻值常用，价格便宜供货充足。

要可靠的为器件设置电平要求网络上的漏电鋶流过电阻时，电阻上产生的压降不会太大对于LVTTL 信号，应保证器件输入高电平不低于 2.4V低电平不高于 0.4V。也就是说当选择上拉电阻时，電阻上的压降不能多于 3.3V-2.4V=0.9V选择下拉电阻时，电阻上的压降不能多于 0.4V

对于早先的 TTL 器件，其输入端的结构决定其 IIH 较小而 IIL较大，加之输入低電平时电阻上允许的压降也较小决定了 TTL 器件下拉电阻选择小于上拉电阻的经验。对于现在我们常用的 CMOS 和BiCMOS

Cyclone 型 FPGA 在未加载时内部弱上拉使能。内部上拉强度随着温度的变化会有较大的变化当温度低时上拉电流较大。在某主控单板上 Cyclone 输出其他单板的复位控制信号采用了 10K 的电阻下拉，确保未下载逻辑时输出低电平（复位无效）在低温试验中，复位该主控单板会导致全框受控单板复位经分析确定为低温下内置上拉电流增大，导致 10K 电阻不能够将信号线拉低

在某接口板中，低温下复位备用单板会导致主用单板工作异常也定位为 Cyclone 输出的状态信號采用 10K 电阻下拉，在 FPGA 重新配置时内置上拉电阻导致主备状态信号输出高电平所致

18、与背板相连的普通逻辑电平信号，如非特别要求需偠采用串接电阻

对于总线型应用等场合或者信号完整性特殊要求的场合，对电阻的取值和串联与否可以灵活处理以信号完整性优先 信号唍整性优先。例如对于驱动很多负载的总线型应用串联 33 欧姆电阻导致信号上升沿缓慢，系统时序裕量小可以考虑串联 5~10 欧姆的电阻提高┅次波的幅度和上升斜率；在 3G 系统基带射频接口中，为了保证主备配置下的信号完整性问题将 33 欧姆串阻放在了背板上，在射频接口板中驅动器靠近连接器放置而未加串阻

对于双向的信号，如果本身器件布局很近且版面空间不允许可以考虑将串阻合成为 1 个电阻处理，如丅图所示

19、背板输入TTL/CMOS信号缓冲器须应用下拉电阻和串阻

从 3G 第二版开始，背板输入信号规定必须添加防止闩锁的串阻和防止信号线浮空的丅拉电阻

串 阻的大小为 100 欧姆，下拉电阻的大小为 10K 采用 10K 欧姆下拉电阻是因为对于单个的 LVT 输入管脚，10K 电阻可以提供足够的电流保证输入 低電平而对于总线型的信号，即使 10 块单板同时连接时并联形成 1K 的下拉电阻对于驱动端不会造成很大的负载。

采用下拉电阻而不是上拉电阻是为了防止当本单板上电而其他单板未上电时，通过上拉电阻向其 他单板提供电流或者当信号线高电平而本单板未上电时，信号通過上拉电阻向本单板供电而造成指示 灯微亮等异常现象

最初的产品设计约定规定为信号先过串阻，然后通过电阻下拉如下图左所示。茬系统调试中我们认为采用如下图右所示的电路连接更加具有优势。在一些较复杂拓扑中易于通过下拉电阻的调整实现对信号线的端接，具有更大的灵活性并且不会产生两个电阻对输入信号分压的情况

上图左边连接方式在布局时，必须注意两个电阻都必须靠近驱动器輸入端放置在右边的连接方式中，串联电阻必须靠近驱动器输入端防止而下拉电阻放置位置没有特殊的要求，可以靠近连接器或者驱動器放置放置时需要注意不造成传输线明显的不连续点。

有一些情况是例外不能采用下拉电阻：槽位号，插板到位指示各种背板的 ID 號设置。因为背板无源所以这些信号在背板上只能采用悬空和接地的方式进行设置，这样单板上只能采用上拉电阻 当背板信号线为悬涳时，输入‘1’当背板接地时，输入‘0’

时钟设计规范如下表所示：

详细说明如下所示： 

1、时钟芯片的电源处理

时钟芯片的电源处理矗接关系到系统时钟的性能和 EMI 指标。

对于时钟驱动器而言比较好的方法是直接通过过孔就近将电源和地连接到平面上去，充分利用平面電容和电源去耦提供良好的电源但是这样做的同时，将时钟驱动器这一强脉冲电流源引入全板供电系统进而可能导致整个单板的 EMI 指标惡化。

所以我们一般采取折中的方法对于输出管脚较多的时钟芯片，其电源滤波采用一颗磁珠（推荐选用 120 欧姆@100MBLM31P121SGPT，根据系统 EMC 实际情况可鉯调整）磁珠后应接 10uF 钽电解电容，0.1uF 陶瓷电容和 1000pF 陶瓷电容提供较宽频段内的低阻抗

多电源管脚时钟驱动器件每对电源地管脚之间的电源詓耦可以照常进行。建议在器件下方铺设一块铜皮作为电源减低电源回路的电感。

2、单板50MHz以上时钟驱动器件未用管脚通过75欧姆电阻接岼面

单板时钟驱动器当输出悬空时，有可能会引起辐射的增强（目前少见实际案例）添加 75 欧姆电阻到地可以减少输出管脚电流高频谐波汾量。对悬空管脚处放置电流探头进行仿真的结果发现部分频率谐波会有所增强部分频率（500MHz 以上）谐波成分减少。对电源的冲击是否有妀善尚待验证

3、驱动器未用管脚接平面电阻，推荐使用分立电阻

驱动器未用管脚的接平面电阻因为涉及功耗和 EMI 等多种问题，实际应用Φ可能焊接也可能不焊接我们期望能够添加尽量少的电阻，以减少电路工作时的功耗为了能够灵活处理各种状况，建议使用分立电阻不推荐使用排阻对未用管脚进行处理。

4、时钟信号网络的端接

时钟信号在系统中至关重要时钟网络往往是 EMI 的主要源头，所以时钟信号嘚网络必须恰当的规划拓扑并进行恰当的端接确保信号质量，减少 EMI

时钟信号最常用的拓扑和端接方式为点对点传输，源端端接我们嶊荐采用这种方式我们推荐采用这种方式。这种方式实现简单端接恰当就可以在接收端得到一个非常好的波形。该拓扑如下图所示其Φ电阻阻值推荐根据仿真和测试结果确定。

对于一个驱动器必须驱动多个负载的情况当负载离得很近时，可以作为一个负载处理如下圖所示。使用这样的拓扑必须进行仿真验证，确保接收端不会出现上升沿不单调等信号完整性问题这个方案和下面的各种两个负载的方案相比，类似于点对点的传送更加容易保证信号质量。

对点到点时钟还有采用如下图的 T 型源端端接方式该端接方式会使得接收端的波形变缓，在对时钟边沿上升时间最小值有要求的场合（例如器件要求 Tr>3nS）可以使用该电路延缓上升沿。 在时钟上升沿减缓的同时发送端的负载可能变重，发送端瞬态电流增大因为发送端增大的电流环路较小，而整个时钟传输路径环路较大所以信号上升沿变缓从总体看来能够改善信号完整性问题和

该方案需要 3 个器件实现端接，比较麻烦在初版中一般不需要采用。如果采用一个电阻的源端端接方式单板出现 EMI 超标试验验证在超标的时钟网络上采用此方案能够解决 EMI 问题时，可采用此方案该方法应通过仿真和试验确定电阻和电容的参数。

另外还有下面的一些一驱二端接方式

当两负载完全相同，走线完全等延迟时可以采用下面的端接方式。为了能够得到一个良好的一佽波翻转源端电阻的选取一定要小如果负载相同，且走线相同分叉上的反射波会同时到达源端，并且重新向两个分叉上反射在两个接收端上，都会有多次反射波出现如果两个分叉上有轻微的差异，则可能会产生强烈的不衰减振荡所以这个拓扑不推荐使用。

当两负載不同走线等长时可以采取如下的拓扑。这个拓扑比较起上面的拓扑要好得多当两个分叉不对称时仍旧可以工作，只是出现一些反射囷振铃现象在单片机模块电路中，我们采用了这种拓扑一般我们也认为在不得不驱动两个距离较远负载的情况下，可以选择这种拓扑这种拓扑当两个分叉对称性很差时，也可能出现一些反射造成的毛刺等建议通过仿真选择器件参数。

两个负载可以不同走线基本等長。三个电阻要求放在一起离驱动端的距离控制在 0.25nS 之内，可以采用下面的拓扑直接连接在驱动器上的端接电阻相当于在上面一个拓扑Φ增大了驱动器的内阻， 后面的两个电阻相当于上面图中的端接电阻减小在这个拓扑中信号会反射产生多个台阶，要选择合适的电阻确保一次波翻转该拓扑要必须进行仿真后才可以使用。

再考虑时钟线减少高次谐波的情况在中间结点接一个电容，和前面的源端端接方案添加电阻很类似该方案要求经过仿真后使用。

 当需要驱动多个负载时可以采用如下的菊花链拓扑。这个器件相当于一个终端端接方案网络上每个点的分叉应该尽量减小，尽量均匀分布负载必要时，各个负载上可以串联一个电阻减少对整根传输线的影响。这样哆个相同负载均匀挂在传输线上相当于减少了传输线的阻抗，需要注意终端端接电阻的选取正确的端接传输线。该方案必须经过仿真后財能使用

 5、当接口标准或器件对时钟网络等布线有要求时，依照接口标准或器件要求执行

对于 DDR、QDR 等网络对时钟网络的布线有严格的要求。一般我们可以依照器件或者接口标准规划网络的拓扑方案确保器件的时序裕量和信号质量。

一般推荐对于信号质量都进行信号完整性仿真再次确认。

6、锁相环串联使用须注意不会引发谐振

锁相环是一个闭合控制回路，它在跟踪信号相位时对部分频率成分敏感，蔀分频率成分不敏感 其环路滤波器、VCO 和鉴相器几个部分的传递函数都可能存在零极点。此时整个锁相环的传递函数中 可能存在谐振点即对某些频率分量的增益大于 1，该频率分量上的相噪将被放大

如果多个锁相环串联使用，如果存在共同的谐振点将会导致输出的时钟信号该频率上相噪大，所以在锁相环串联使用时须避免谐振的产生。

这里要注意的是零延迟缓冲器、倍频器等一般都有锁相环构成，嘟要受本条规则约束

7、不推荐使用多通道输入时钟驱动器驱动不同时钟

采用多通道时钟驱动器驱动多路时钟，各路时钟之间会发生相互幹扰一方面是由于容性或者感性耦合，一方面是因为电源和地的扰动

当一路时钟发生切换时，因为时钟缓冲器一般输出数量多瞬态電流比较大，将会在地引脚或者电源引脚上产生压降（Vcc Sag 或者 Ground Bounce）造成芯片的参考电位波动。如果芯片在设计过程中接地不合理那么一路時钟切换在电源引脚上产生的波动将可能导致其他时钟切换的不确定性，甚至导致毛刺

为了避免此类情况的发生，我们一般不推荐采用哆通道输入的时钟驱动器驱动不同时钟

如果因为空间、成本等原因，必须采用多通道时钟驱动器必须注意驱动器的接地信号处理，以忣输出走线的布局器件的接地管脚应该就近直接连接地平面，电源一般应该单独去耦并连接到电源一定不能将所有管脚连接到一起之後通过同-一个过孔接到地或者电源，这样很容易引起问题不同的时钟信号应相互避让，避免时钟之间互相干扰

8、板间传输的时钟信号，上 单板后在时钟的输入端备用去回钩电容

时钟对边沿单调性有要求在板间传输的信号，当网络拓扑复杂的时候可能出现回钩。如果對板内时钟质量没有把握时也可以加备用去回钩电容。该电容过滤了小的毛刺但是也增加了传输线末端的容性负载，所以需要经过试驗确定是否需要添加 示例如下所示：

 如果在样板测试时，发现进板的差分信号质量不好可以使用去回钩电容。 例如 PECL 器件质量故障如果在样板测试时发现 PECL 信号质量差，使用了该电容过滤回钩问题可以化解。

必须注意的是我们应该在系统设计中通过良好的拓扑设计、對批次不良器件进行筛选来确保信号质量良好，而不应依赖备用的电容解决设计和器件质量问题这个电容的设置只是为了应对不时之需，不能代替拓扑设计和信号系统级完整性分析

9、子卡与母板间传输的时钟，应保证子卡不在位时时钟输入不悬空，时钟的输出有匹配

驅动在母板时采用源端串阻匹配；驱动在子卡时，采用终端电阻匹配或者在子卡上采用远端匹配，在母板上通过上拉或下拉电阻确保當子卡不插时接收端不会悬空

保护器件应用规范如下表所示：

详细说明如下所示： 

选用 TVS 器件前，应对它的参数有所了解这些参数主要囿：

• 击穿电压 VBR：指器件在发生击穿的区域内，在规定的试验电流条件下所测得的器件两端的电压值

• 最大钳位电压 VCMAX：在峰值脉冲电流下测嘚的最大电压值称为最大钳位电压。最大钳位电压与击穿电压之比称为钳位系数一般箝位系数取值为 1.33（在总的额定功率下）或 1.20（在 50%的额萣功率下）。
• 最大反向工作电压 VRWM：该电压是指器件反向工作时在规定的漏电流下，器件两端的电压值通常取： VRWM=(0.8～0.9)VBR，在这个电压下器件的功率消耗很小。

在瞬变和浪涌防护电路中使用 TVS 时一般应该遵循以下选择原则：

1. 最大嵌位电压 VCMAX应不大于电路的最大允许安全电压。
2. 最夶反向工作电压 VRWM应不低于电路的最大工作电压一般可选 VRWM等于或略高于电路的工作电压。
3. 额定的最大脉冲功率必须大于电路中出现的最大瞬态浪涌功率
4. 对于高速链路，需要考虑结电容的要求；
5. 注意单向和双向 TVS 管的选择；
6. TVS 器件的选型时要考虑器件的响应时间满足要求

2、保護器件应与被保护器件接在相同的地平面，如采用变压器隔离为保证隔离特性，隔离变压器初次级两侧的器件要分别接对应的参考地

我們常用的保护器件内部一般为 TVS 管或者钳位二极管阵列当电压高于击穿电压时或者正向导通电压时，器件就会击穿或者导通如果保护器件和被保护器件接在不同的地平面上，就形成了一个潜通路（参见参考文档《潜在通路分析技术及其在通信系统故障调查中的应用》刘春杰，景焕强）当两个参考点之间的电位差异比较大时，保护器件导通导致被保护器件过应力损坏。

例如某单板的 E1 保护采用如下图的電路注意变压器器件侧的 DA108S 错误的接在保护地上。当GNDP

对于机框内部的连接即使采用变压器隔离，因为整个机框都采用数字地作为参考所以隔离变压器初次级两侧都应该向数字地进行保护（如果需要保护的话）。对于出框的连接隔离变压器器件侧以数字地作为参考地进荇保护，线路侧以保护地作为进行保护

3、PTC与TVS配合使用时，PTC要能及时动作对TVS进行过流保护，同时PTC本身也要能够满足工作电压的要求

PTC 的意思为正温度系数热敏电阻器，主要厂商为 Polychem 等厂商当温度较低时，PTC 呈现很小的电阻随着温度的升高，电阻变大

当 PTC 与 TVS 配合使用进行保護时，过压出现时 TVS 导通钳制电压电流较大，PTC 温度上升电阻变大，限制了电流的增大避免 TVS 损坏。如果 PTC 动作过缓会导致 TVS 在 PTC 动作之前过應力损坏。而 PTC 在动作之后呈现很大的电阻，将承受过压的大部分电压所以必须考虑 PTC 能否承受这么高的电压。

2.5、可编程逻辑器件

可编程邏辑器件规范如下表所示：

详细说明如下所示： 

逻辑资源的利用率应该保存在 50%~80%之间资源包括内置的 RAM、乘法器或者 DSP 资源、逻辑资源（包括組合逻辑和寄存器、布线资源）、IO 资源等。对于能够精确估计使用情况的资源如乘法器或 DSP 单元，占用率允许到达 100%对于低于 50%则推荐采用低容量器件降低成本，高于 80%则推荐采用更大的器件避免出现修正错误、功能升级后无法完成布线或者不能保证性能的情况出现。

一般说來在新板设计中，为了保证未来维护升级的方便应保证资源有一定裕量；在改版设计中，如果逻辑已经稳定资源相对固定，允许资源占用率更高一些如果因为逻辑功能简单，已经选择选型范围内容量最小的 FPGA或者考虑芯片通用性好，公司使用量较大导致该型号逻輯器件价格低廉时，允许在资源利用率较低的情况下选择该器件

2、可编程逻辑器件的输入时钟至少有一个本地时钟

FPGA 的输入必须要有一个夲地时钟，保证在热插拔、系统故障的时候逻辑还有时钟可以工作。当单板或者时钟板进行拔插时外部输入的时钟可能消失或者出现毛刺。这时候逻辑可能出现跑飞、跑死等异常必须采用一个不间断的时钟，对外部时钟和逻辑的运行情况进行检测确保时钟异常或者邏辑跑飞的时候能够恢复，不产生破坏性的影响（通过外部时钟通过倍频器、零延迟缓冲器、锁相环路产生的时钟不算本地时钟）

某单板出现过掉版本的故障，在系统断电、系统某些单板插拔的过程中单板的软件版本会被错误 的擦除。经过定位确认是当系统在断电等特殊状况时，会出现时钟异常但是单板供电仍然持续的情况。这时候逻辑会异常运行导致出现擦写版本的错误操作。

3、对于可编程逻輯器件的悬空管脚(包括测试管脚、设计裁减导致的悬空输入等),必须确认其在正常工作中不能悬空

在设计中可编程逻辑器件 IO 有剩余的情况佷容易出现，对大量的多余 IO 进行上拉或下拉处理会占用版面空间并增加成本单板设计中留出的测试管脚，在实际应用中也会处于悬空状態当管脚悬空时，编译器会将管脚处理成恒‘0’、恒‘1’、高阻等状况

还有一种情况会造成管脚悬空：我们的 3G 设计中有很多 1 块 PCB 对应多種料单，实现不同功能的情况这样就可能产生为某一种实现定义为输入的逻辑管脚，在另外一种情况下悬空例如射频接口单板，在不配拉远光口时逻辑的光口数据输入管脚就会全部悬空。

对于不用的 IO 管脚和测试管脚可以定义为输出管脚驱动至确定电平。对于可能因為设计裁减导致悬空的信号应采用添加外部上拉或下拉电阻或者使能器件内部 IO 管脚上下拉的方法，避免输入管脚悬空

4、不要用特殊管腳当做普通的IO使用

在 EPLD 和 FPGA 中，有些管脚是作为特殊管脚使用的，但是也可以作为普通 I/O。在一般情况下可以当 IO 用的特殊管脚尽量不要用莋 IO。这些管脚需要按照器件手册仔细对待

电源设计规范如下表所示：

详细说明如下所示： 

1、热拔插系统必须使用电源缓启动设计

热拔插系统在单板插入瞬间，单板上的电容开始充电因为电容两端的电压不能突变，会导致整个系统的电压瞬间跌落同时因为电源阻抗很低，充电电流会非常大快速的充电会对系统中的电容产生冲击，易导致钽电容失效

如果系统中采用保险丝进行过流保护，瞬态电流有可能导致保险丝熔断而选择大电流的保险丝会使得在系统电流异常时可能熔断，起不到保护作用

所以，在热拔插系统中电源必须采用缓啟动设计限制启动电流，避免瞬态电流过大对系统工作和器件可靠性产生影响

2、在压差较大或者电流较大的降压电源设计中，建议采鼡开关电源避免使用LDO作为电源

采用线性电源（包括 LDO）可以得到较低的噪声，而且因为使用简单成本低，所以在单板上应用较多FPGA 内核電源、某单板上射频时钟部分的电源等都使用线性电源从更高电压的电源上调整得到。

线性电源的基本原理如图所示输出电压经过采样後和参考电源（由晶体管带隙参考源或者齐纳二极管提供）进行减法运算，差值经过放大后 控 制 推 动 管 上 的 电 压 降Vdropout=Voutput-Vinput使得当 Vinput 变化或者负载電流变化导致 Voutput 变化时，通过 Vdropout 的变化保证

由下图中可见负载电流全部流过调整管，而输入电压和输出电压之间的差异全部都加在调整管上调整管上耗散的功率为 Vdropout*I。当电压差较大时或者负载电流较大时，稳压器将承受较大的功率耗散

3、LDO输出端滤波电容选取时注意参照手冊要求的最小电容、电容的ESR/ESL等要求确保电路稳定。推荐采用多个等值电容并联的方式增加可靠性以及提高性能

LDO 输出电容为负载的变化提供瞬态电流，同时因为输出电容处于电压反馈调节回路之中在部分 LDO 中，对该电容容量有要求以确保调节环路稳定该电容容量不满足要求，LDO 可能发生振荡导致输出电压存在较大纹波

多个电容并联，以及对大容量电解电容并联小容量的陶瓷电容有利于减少 ESR 和 ESL，提高电路嘚高频性能但是对于某些线性稳压电源，输出端电容的 ESR 太低也可能会诱发环路稳定裕量下降甚至环路不稳定。 在设计中应该仔细依照掱册的要求进行设计保证电源稳定。

在某试验板中采用 MICBU 型LDO，输出电容为 20uF不满足手册规定的 47uF保证环路稳定的最小值要求，导致 2.5V 电源发苼振荡存在较大纹波，如下图所示 该试验板产生了高速 SERDES 芯片在光纤较短时自环正常，光纤较长时无法锁定数据的异常增加输出电容後问题解决。

4、电源滤波可采用RC、LC、π型滤波。电源滤波建议优选磁珠，然后才是电感。同时电阻、电感和磁珠必须考虑其电阻产生的压降

对电源要求较高的场合以及需要将噪声隔离在局部区域的场合可以采用无源滤波电路。在采用无源滤波电路时推荐采用磁珠进行滤波。

磁珠和电感的主要区别是电感的 Q 值较高，而磁珠在高频情况下呈阻性不易发生谐振等现象。电感加工精度较高而磁珠加工精度楿对较低，成本也较便宜在选择滤波器件时，优选磁珠选择电阻和电容构成无谐振的一阶 RC 低通滤波器，但是该电路只能应用于电流很尛的情况负载电流将在电阻上形成压降，导致负载电压跌落

无论是采用何种滤波器，都需要考虑负载电流在电感、磁珠或者电阻上的壓降确认滤波后的电压能够满足后级电路工作的要求。

5、大容量电容应并联小容量陶瓷贴片电容使用

大容量电容一般为电解电容其体積较大，引脚较长经常为卷绕式结构（钽电容为烧结的碳粉和二氧化锰）。这些电容的等效串联电感较大导致这些电容的高频特性较差，谐振频率大约在几百 KHz到几 MHz 之间（参见 Sanyo 公司 OSCON 器件手册和 AVX 公司钽电容器件手册）小容量的陶瓷贴片电容具有低的 ESL 和良好的频率特性，其諧振点一般能够到达数十至数百 MHz（参见参考文献《High-speed Digital Design》以及 AVX 等公司陶瓷电容器件手册）可以用于给高频信号提供低阻抗的

回流路径，滤除信号上的高频干扰成分 因此，在应用大容量电容（电解电容）时应在电容上并联小容量瓷片电容使用。

6、升压电源(BOOST)使用必须增加一个保险管以防止负载短路时电源直通而导致整个单板工作掉电。保险的大小由模块的最大输出电流或者负载最大电流而定

升压电源（Boost）的基本拓扑如下图所示：

充电并向负载供电得到一个高于输入电压的输出电压。

由图中拓扑可以看出我们不能通过控制 Q1 的通断来切断输叺和输出之间的通路或者控制输出电流。当输出电源短路时输入电源（一般是单板主电源）通过 L 和 D1 直接短路到地。导致的结果将是L

为了避免上述问题建议为升压电源添加一个保险管防止负载短路，保险的大小依照模块的最大输出电流或者负载的最大电流而定

7、电源要囿防反接处理，输入电流超过3A,输入电源反接只允许损坏保险丝;低于或等于3A,输入电源反接不允许损坏任何器件

电源要有防反接处理输入电鋶超过 3A，输入电源反接只允许损坏保险丝；低于或等于 3A,输入电源反接不允许损坏任何器件

回路电流较大时，直流电源反接处理可以按照鉯下方法处理原理图如下所示：

直流电源正常接入时，光耦D1由于输入二极管反偏置所以输出C－E不能导通，这时并联的NMOS管将由于 G－S 电压嘚稳压至 12V使 D-S 导通。这样电源回路将能顺利形成电容 C1 是起到缓启动 作用的，这样可以起到防浪涌的目地电阻 R6、二极管 VD3 构成电容 C1 的放电囙路。当电源反接的时候由于光耦输入二极管正偏置，输出 C-E 导通使并联的 NMOS 管截止。这样回路就切断了起到了防反接保护的作用。由於并联 NMOS 管的 RDS比较小损耗小，比较适合于低压大电流的场合

8、禁用磁饱和电路;禁止选用采用磁饱和电路的电源模块

禁用磁饱和电路，因為：

• 磁饱和电路因为所用磁环的原因对温度比较敏感易在高温工作时不稳定。
• 动态负载能力差在磁饱和路负载最小时工作最恶劣，易形成输出不稳定

9、对于多工作电源的器件，必须满足其电源上掉电顺序要求

对于有核电压、IO 电压等多种电源的器件必须满足其上电和掉电顺序的要求。这些条件不满足很有可能导致器件不能够正常工作，甚至触发闩锁导致器件烧毁例如 TMS320C6414T 型 DSP，2005年

当有多个电源时如必偠可采用专用的上电顺序控制器件确保上电顺序。设计中应保证在器件未加载烧结文件时电源处于关断状态。也可以通过在不同的电源の间连接肖特基二极管确保上电掉电过程中不会违反上掉电顺序要求

因为电源模块、电源上的电容都会对电源上电顺序产生影响，可能絀现上电过程中违反电压要求的情况如上右图所示，所以必须进行测试验证

10、多个芯片配合工作，必须在最慢上电器件初始化完成后開始操作

当多个芯片配合工作时必须在最慢的期间完成初始化后才能开始操作，否则可能造成不可预料的结果

11、电源模快/芯片感应端茬布局时应采用开尔文方式

很多电源模块和电源芯片在设计时，采用了独立的 Sense 管脚作为对输出电压的反馈输入。这个Sense 信号应该从取用电源的位置引给电源模块而不应该在电源模块输出端直接引给电源模块，这样可以通过电源模块内部的反馈补偿掉从电源模块输出传输到實际使用电源处路径带来的衰减如下图中白色走线所示。

对于电源监控电路等也应该遵守相同的原理，即从实际需要监控点将电源引給监控电路而不是从监控电路最近处引给监控电路，以确保精确性

12、在存在分板工艺，以及需要过波峰焊的单板上48V 电源滤波尽量避免使用贴片陶瓷电容

电源滤波电容存在于单板电源入口处，安装和波峰焊过程中易受到应力从而产生微裂纹在使用中可能产生短路等失效。

其他应用经验规范如下表所示：

详细说明如下所示： 

1、使用CY2302时钟驱动器应注意如果对输入输出时钟的相位要求一 致，那么必须选择OUT2反馈、OUT1输出

系统中常用 CY2302 进行倍频如果对输入输出时钟的相位要求一致，那么必须选择 OUT2 反馈、 OUT1 输出如果选中 OUT1 反馈，OUT2 输出则相位有可能對齐，也可能不对齐随机出现。

时钟可能同相也可能不同相

2、ADM706R在使用中应该将PFI直接接电源，避免器件上电时进入测试模式

CCM/CDSU 单板在插入機框时有时无法正常启动其比率达到 18%左右。测量复位芯片 ADM706R 的复位信号输出发现单板插入机框时 ADM706R 输出恒定为低电平或恒定为高电平，从洏使单板不能正常启动分析结论是：ADM706R 上电时进入了测试模式。其解决措施是如果不使用 Power Fail 功能将

CCM 单板调试过程中发现当使用热拔插电路仩电时，MPC860 多数情况不能正常启动（有的单板不能启动的几率高达 80％以上）分析结论是：由于 TRST*接到了/HRESET，所以当电源上电缓慢时 MPC860 进入了 JTAG 模式，不能正常启动将单板上的 TRST*改为接/PRESET，单板上电使用热拔插 电路开关电

4、在使用MPC860的设计中，如果只对MPC860硬件复位配置字用到的部分数据線通过硬件复位配置字驱动器进行驱动其他数据线默认为MPC860内部下拉，那么MPC860的数据总线不能使用带总线保持功能的驱动器

在面板灯设计中我们规定必须经过驱动器驱动点灯。原因有两个：避免点灯器件（如 CPU 和 FPGA） 驱动能力不足；避免静电干扰直接冲击点灯器件造成单板工作異常同样是为了防止静电干扰重要信号， 规定面板灯信号不与重要信号公用驱动器设计中可以将面板灯、面板状态信号合用一个驱动器。

MOSFET 在应用时推荐在栅极串联一个 10 欧姆左右的电阻。在双管并联使用时应该对每个MOSFET 分别串联电阻，避免在开关过程中造成振荡在 MOSFET 上耗散过多的功率导致器件烧毁。

7、继电器线圈、风扇电机绕组等感性负载必须有续流二极管

继电器线圈、风扇绕组为感性负载电流不能突变。当控制开关断开时会强行续流产生的感应电压有可能导致开关元件击穿损坏，故继电器线圈必须添加续流二极管

8、继电器线圈笁作电压不允许降额使用，继电器在应用中应注意是线圈是否有极性要求避免退磁

继电器额定电压下才能保证可靠吸合，故继电器线圈笁作电压不允许降额使用

现在的小型密封继电器有一些是极化继电器，其线圈有极性要求连接反了会导致退磁，必须严格按照说明书設计

继电器的触点应降额使用。当驱动感性负载的时候也需要添加续流保护电路避免触点烧蚀。

9、三态/OC/OD时分数据/状态总线释放时应注意释放速度的问题

有时系统设计中会采用时分复用的方式让多个单板或器件共享一根/一组信号线当一个设备需要占用总线时，向总线驱動有效电平当不需要占用总线时，关闭输出以释放总线这时总线总是在下拉电阻的作用下恢复默认无效电平。

当驱动器占用总线时洇为驱动能力一般会比较强，总线会快速跳变到有效电平但是当驱动器释放总线时，要通过上下拉电阻对整个走线、所有负载的电容进荇充放电上升过程相对比较缓慢。如果需要一个快速的上升沿那么可以控制驱动器的输入端，每次释放总线为无效之前先让驱动器將总线驱动为无效电平一小段时间，然后再释放总线

可靠性设计规范如下表所示：

详细说明如下所示： 

1、工业级及商业级器件在实际使鼡中，结温降额应采用同样的降额标准以确保实际使用中具有较高的可靠性水平

根据供应商提供的信息，一般工业级器件和商业级器件苼产工艺基本相同区别只是在于工业及器件通过额外的测试，能够在扩展温度范围内使用所以在应用工业级器件时，节温降额应采取哃样的标准以确保实际应用中有较高的可靠性水平。

2、对于一些敏感电路设计中应进行容限分析，以确认器件选型满足电路容限要求

器件本身的参数都是标称值实际值实际上是在标称值附近一定容限范围内的一个数值，而且随着温度、电应力、老化、潮湿、振动等嘚影响，参数还会发生变化

对于单板内部的散热器，接保护地、静电泻放地都有将浪涌等信号引入单板内部的危险所以应就近接工作哋。接地的方式还需要讨论采用 1M 欧姆电阻接地，可以缓慢泻放积累的静电电荷但是高频情况下可能 EMI 会超标。采用 0.1u 或者更小的陶瓷电容接地可以提供高频回流路径EMI 改进，但是静电没有直流泻放通路所以我们也在考虑采用并联的 RC 进行接地抑或是直接连接工作地。进一步嘚规范在部门有定论之后给出

信号完整性/电源完整性设计规范如下表所示：

详细说明如下所示： 

1、选择更加不易引起信号完整性的接口方式和器件

在满足速度要求的前提下，应该选择更加不易引起信号完整性问题的接口方式和器件电压摆幅较低的器件相对于电压摆幅较高的器件，较少引发 EMI 的问题差分信号较之单端信号，较少引发 EMI的问题另外，低速器件（边沿摆率低的器件）比起高速器件（边沿摆率高的器件）较少引发信号完整性和 EMI 问题点到点的传送比起总线、分叉等复杂的拓扑，较少引发信号完整性问题

2、采用16244驱动器驱动变化信号，建议在驱动器输出添加33.2欧姆电阻或者33欧姆排阻

我们系统中经常采用的 16244 已经属于高速器件其输出端应该进行端接。简单的方法就是添加33 欧姆左右串阻例如某单板通过 16244 缓冲后的数据，未端接即连接到 FPGA 上接收信号呈现很大的过冲和振铃，上冲、下冲峰值分别达到了

如果认为信号振铃仍不可接受可以通过增加源端电阻的方法抑制。

3、有一些可编程逻辑器件可以设置输出的驱动强度、电流等参数通过匼理设置可以改善信号完整性

当信号较多，不易进行端接时也可以采取对摆率和电流设置的方法改善信号完整性。例如某单板采用 Cyclone 输絀，当采用默认的快摆率不设置电流约束时，信号质量较差上冲、下冲分别达到5.34V 和-1.44V。设置约束为慢摆率电流限制为 8mA 和 4mA，过冲和振铃奣显减小过冲分别为 4.08V，-1.06V

4、读写信号的驱动拓扑应尽量简化必要应采用多个驱动器的方法，并进行信号完整性仿真

总线读写信号一般都昰单方向信号（存在 DMA 的系统例外）经常变化，对于某些器件对其沿的单调性有要求，所以在拓扑设计时需要注意

一般设计时，我们瑺常采用一个驱动器驱动整个总线上所有器件的读写导致网络复杂。有的时候某些接收端还会出现信号沿单调的情况导致系统工作异瑺。（参考文献马峰超《3G 统一平台单板PSN4V WE＃信号情况分析》）

在设计中如果时序裕量允许，可以采用多个驱动器驱动的方法简化每一个網络的拓扑，易于端接以实现较好的信号完整性

5、电源上电解电容的数目应该满足电源完整性要求

电源上的电解电容应能够提供电路工莋瞬态需要的电流。从直观上看当器件工作时，切换产生的高频瞬间电流由平面间杂散电容和和陶瓷去耦电容滤除但是器件从待机到開始工作，或者不同工作情况之间的瞬态电流需要由稳压电源和电解电容来提供。

稳压电源响应时间相对慢一些这时就需要电 解电容提供稳压电源未来得及响应时器件工作的瞬态电流，保证这段时间器件的工作电压满足要求从频率域来看，我们期望在工作关心的整个頻段上电源具有小的内阻（期望阻抗），这样当负载电流变化时不会导致电源上过大的噪声电压。小容量小 ESL 的陶瓷电容提供了数 MHz 到数百 MHz 频率范围的低阻抗电源提供了低频直至数十 KHz 的低动态阻抗，在数十 KHz 至数 MHz 范围上需要电解电容提供足够低的阻抗。

电解电容选取的原則是针对特定的电源器件，当负载突变时电源输出端电压波动不超过器件正常工作范围。电解电容的计算请参照部门 PI 计算表选择或鍺根据电源器件手册的负载特性部分选取。

6、在需要对电源完整性进行测试的位置放置电源完整性测试点

原理图中应增加关键芯片（如夶规模的处理器和 ASIC 等）的 I/O 电源和 Core 电源的 PI 测试点。用示波器对芯片的电源进行纹波测试时使用 PI 测试点，配上自制的电源测试探头可以避免地回路较大带来的测试误差。

Designer 等）注意器件上 TCO 参数测试方法，当负载不同时TCO 和手册上可能有差异，当时序裕量很小时可能带来时序问题。

系统相关设计规范如下表所示：

详细说明如下所示： 

1、热插拔系统的接口不应采用不支持插拔的标准

我们的系统一般要求单板支歭热拔插在接口标准选取时，应该仔细了解该电平原理上是否支持热拔插选取在热拔插系统中可行的标准。

例如 I2C 总线使用了上拉电阻当一块单板掉电时其电源为 0V，总线上通过该单板上的上拉电阻给该单板供电因为 I2C 总线本身是通过上拉电阻来置高电平的，上拉本身就較弱所以总线很容易被拉死。对这种情况可以考虑在上拉电阻处添加一个肖特基二极管防止局部掉电拉死总线。

对于具有保护二极管嘚器件也需要注意，信号线可能会通过其保护二极管在单板断电或者拔插过程中给单板供电造成信号线被拉死甚至器件损坏。

2、背板輸入的TTL/CMOS控制信号应该设置成高电平有效一般情况处于低电平

在 3G 第一版设计中，接口控制信号电平的定义并没有考虑必须高电平有效而昰根据 TTL 时代的惯例，低电平表示信号有效（TTL 器件当管脚悬空时认为是高电平）在接收器上，一般采用上拉处理确保当发送器断电呈现高阻态时，接收端收到的是固定的无效状态

实际使用中，出现了断电单板指示灯微亮的异常现象经过检查分析，发现是因为信号线或鍺其他单板上的上拉电阻给单板供电造成的当信号线很多时，通过上拉电阻点灯甚至给单板部分电路供电时很可能的

I2C 总线也是一个例孓，当一块单板掉电时其上拉电阻往往会起到下拉电阻的作用，导致整根总线被拉死并可能导致断电单板部分电路有电。

为了避免这種情况发生要求一般信号线定义，以高电平为有效电平采用下拉电阻确定当发送器断电或者不存在、高阻时，信号处于固定低电平

3、背板信号在上电之前处于三态

背板信号在上电前应处于高阻态，避免总线冲突或者输出错误的状态对于 TTL/CMOS 器件，这一点可以通过具有 PU3S 的驅动器以及采用 OE 端的上下拉电阻确保在单板上电，OE 控制信号有效之前驱动器处于高阻状态。

4、单板运行时不需要进行调节的地方一律鈈用可调器件

可调器件的可靠性和稳定性较低例如电位器、可调电容等都可能由于震动导致设置值发生变化。 电位器还可能因为电刷接觸不良导致故障另外，对可调元器件进行调节增加了生产的复杂性也增加了生产的成本。

我们规定在不需要调节的地方一律不用可調器件。因调试需要在样板中采用可调器件调节，在最终版本中应采用固定元件替代

5、设计应保证所有测试使用的跳线帽、跳线针在朂终产品中不需安装

安装调线帽增加了成本和安装工序，因为需要人工安装增加了出错机会。跳线帽在运输中可能脱落受到污染可能接触不良，增加了系统的不稳定因素所以设计应保证跳线帽只在调试中使用，最终产品不需要调线帽不需要焊接跳线针。

在电路设计Φ应保证所有模式设置使用的调线帽只有在测试模式需要安装，正常工作模式默认调线帽不需要安装所有为调试方便设置的调线，应該有 0 欧姆电阻并联确保在最终产品中，可以通过0 欧电阻实现跳线的功能不需要安装跳线帽。

对于机架号设置等使用可以采用跳线或鍺拨码开关方式。必要时须采用点胶等方式紧固防止运输过程松脱、遗失带来故障。

6、系统级信号完整性设计和系统级时序设计

我们的迻动通讯基站系统都很多单板构成由背板互连线和电缆等实现单板间的的连接关系。在单板上我们一般都会很注意的规划拓扑，注意 PCB 赱线延迟的控制确保各个芯片接口的建立保持时间。但是对于单板间接口和背板的信号完整性关注不够

可生产性设计规范如下表所示：

详细说明如下所示： 

1、光学定位点(MARK点)的放置(来源于参考文献《Q/ZX 04.104.2-2002 电路原理图设计规范一基于 CADENCE平台的设计要求》。)

贴片机需要为了在 PCB 文件中能够输出光学定位点的坐标应根据 BGA、TQFP 等封装器件个数，在原理图的末页放适量的 mark（光学定位点）符号

mark 符号个数的估算如下：

2、尽量采鼡贴装器件，双面回流工艺尽量不使用插装器件

采用表面贴装器件生产，能够使得单板生产的自动化程度提高提高生产效率。

插装元件来料封装与PCB焊接孔尺寸一般都是不一致的比如说常见的分立插件电阻、二极管，其来料都是编带两引脚在同一水平线上，如果要插裝在印制电路板上必须对引脚进行弯脚成型（立式或卧式），所以就很直接的得出它的生产工艺流程：

元件成型—>插件—>波峰焊—>检验戓元件成型—>手工焊接—>检验

而SMD料因来料与PCB焊盘封装一致，直接贴装焊接即可其生产工艺流程为：

贴片—>回流焊—>检验或手工焊接—>檢验

从以上生产工艺流程可以看出，分立插装元件焊接要比贴片元件多-道成型工序增加了生产工艺流程和单板生产周期(也就意味着增加叻人力、物力、财力等成本) ;

另外，因分立元件目前每个元器件厂家做的标准都不一样 就算同一个代码下的物料可能有的厂家做的元器件引脚长或粗，有的引脚短或细有的厂家封装体积大，有的封装体积小给材料选型、生产工艺过程带来比较多的麻烦。

如果采用少量插裝元器件,单板这部分需要进行人工焊接如果插装器件较多,人工焊接效率较低。当插装器件较多时将采用波峰焊接工艺。波峰焊接工艺對单板B面元器件的封装、摆放都提出了要求例如不能摆放排阻、四周出引脚、BGA封装、管脚间距小的器件，器件摆放方向必须一致等

3、除非信号完整性特殊要求，背板上- -般不应放置串阻等器件;背板尽量采用压接连接器避免焊接连接器

大量压接器件加工过程中容易使单板變形，对器件造成损伤并且压接模具如果在加工过程中压到器件，可能会导致器件损坏所以除非信号完整性等特殊要求，背板上不应放置串阻等器件 背板厚度很厚，加工不便所以背板上的插装、表面贴装连接器经常需要手工焊接，为了提高效率 背板尽量采用压接連接器，避免焊接连接器

潮湿敏感器件在生产中必须要注意，在保存、生产中注意遵循相应的规范

潮敏器件应该保存在干燥箱中或者密封袋内。开包后应在规定时间内焊接完成如果拆包时间超过规定时间，在生产之前应对潮敏器件进行干燥处理。否则在焊接过程中溫度迅速上升封装中吸收的水分迅速气化膨胀，就会导致器件内部裂纹、剥离等“爆米花”效应导致器件损坏。

 5、有铅工艺和无铅工藝

2003年2月13 日欧盟发布了WEEE《关于报废电子电气设备指令》(2002/96/EC) 、RoHS 《关于在电子电气设备中限制使用某些有害物质指令》(2002/95/EC) 两项指令。在两项指令中限制铅和一些有害化学物质的使用。

至本文撰写时我司目前已经开始无铅化生产的研究。对于高锡无铅焊料存在低温相变、晶须生長等问题。这些问题因为专业不同对于硬件开发人员影响并不是很大。而对于生产来说Sn-Ag-Cu焊料的熔点为217度，较Sn~Pb焊料的183度高34度对器件提絀了更高的要求。所以一般不能够使用无铅焊料焊接有铅元器件。

实际上现在很多采用有铅、无铅器件用有铅焊膏混合使用的情况和試验也在进行。对于无铅的BGA和CSP封装的器件不得使用有铅焊料进行焊接。即如果采用无铅的BGA、CSP封装的器件,则必须采用相应的焊料这是其怹器件不能采用有铅工艺器件以保证生产中的可靠性。我们不推荐一起混 合使用有铅和无铅器件

JTAG设计规范如下表所示：

详细说明如下所礻： 

1、多个同样的芯片，设计JTAG串行链路

多个同样的芯片推荐设计JTAG串行链路为了调试过程方便，可以通过0欧姆电阻跳线使得JTAG 可以单独引絀，也可以成链引出

测试点设计规范如下表所示：

详细说明如下所示： 

板上应该分布地测试点，方便测试现在我们的信号速率都较高，地测试点距离较远可能导致信号完整性测量的不准确在测试时应该保证示波器探头能够就近接地。例如某单板的信号完整性测试当采用示波器探头就近采用小飞线接地和采用普通接地线接地时，信号的过冲差异有数百毫伏

一般情况下我们单板提供的地测试点能够满足一般调试时示波器能够方便的接地，在信号完整性测 试时还需要在离信号最近的地方（往往是电容上）飞出地线测试点，采用尽可能短的探头接地线连接

2、多针测试点，空余的管脚应接地处理

在设计中可能出现放置一个 8pin 测试点，只用了其中 6 个 PIN 的情况这种情况下，應该将测试点多余的管脚接地这样可以方便数字探头的就近接地，为测量提供方便不要将空余的管脚悬空。

3、向PCB提供不焊接插装器件清单

如果提供了不安装的插装器件清单将来 PCB 设计时就可以避免测试点打在插装器件的管腿上。 否则如果将插装器件的管腿作为一个测试點的话如果生产时不安装此器件，有可能造成测试点丢失和漏测

4、测试点带来的信号完整性问题

重要的信号线添加测试点能够方便调試，例如一组时序复杂的总线每根信号线都有测试点就可以方便的采用逻辑分析仪进行分析。

但是测试点本身也可能带来信号完整性问題需要注意测试点不能使信号线引入长的分叉，避免影响信号的信号完整性例如某单板在高温下 FPGA 下载失败，分析为加测试点导致信号線分岔影响

信号完整性问题所致。 对于速率很高的信号例如高速串行链路，信号线上的测试点、过孔都会为传输线带来阻抗不连续 点引起信号的反射，导致信号质量恶化对于这样的电路，有可能有必要采用高频场分析工具对过孔、 表贴 ICT 测试点进行建模分析确保电蕗工作正常。