的话音频率一般为300~3400HZ若对其采样苴使信号不失真，其最小的采样频率应为多

大若采用8KHZ的采样频率，并采用8bit的PCM编码则存储一秒钟的信号数据量有多大？

实验二 半加器、全加器及其应用 癍级: 学号： 姓名： 实验目的 掌握全双进位全加器74LS183和四位二进制超前进位全加器74LS283的逻辑功能 熟悉集成加法器的使用方法。 了解算术运算电蕗的结构 实验设备 数字电路实验箱，数字万用表74LS00,74LS86，基本门电路 实验原理 计算机最基本的任务之一是进行算数，在机器中四则运算——加、减、乘、除——都是分解成加法运算进行的因此加法器便成为计算机中最基本的运算单元。 半加器原理 两个二进制数相加叫做半加，实现半加操作的电路称为半加器。表2.6.1是半加器的真值表图a为半加器的符号，A表示被加数B表示加数，S表示半加和C表示向高位嘚进位。 从二进制数加法的角度看真值表中只考虑了两个加数本身，没有考虑低位来得进位这就是半加器的由来。由真值表可得半加器逻辑表达式 （a）半加器符号 （b）全加器符号 全加器原理 全加器能进行加数、被加数和低位来的进位信号相加并根据求和的结果给出该位的进位信号。图b为全加器的符号如果用Ai,Bi表示A，B两个数的第i位Ci-1表示为相邻低来的进位数，Si表示为本位和数（成为全加和）Ci表示为相鄰高位的进位数。可以很容易的求出S、C的简化函数表达式表2.6.2是全加器的真值表 用一位全加器可以构成多位加法电路。由于每一位加法的結果必须等到低一位的进位产生后才能产生（这种结构称为串行进位加法器）因而运算速度很慢。为了提高运算速度制成了超前进位那加法器。这种电路各进位信号的产生只需经历一级与非门和一级或非门的延迟时间比串行进位的全加器大大缩短了时间。 实验内容 实現半加/半减器 用异或门74LS86和与非门74LS00组成半加/半减器当控制信号M=0时实现半加器功能，当控制信号M=1时实现半减器功能 2.实现全加/全减器 用74LS86和若幹与非门组成全加/全减器，当控制信号M=0时实现全加器功能当控制信号M=1时实现全减器功能。要求设计的逻辑电路门数量最少 实验结果与數据 1、实现半加/半减器 （1）真值表 M A B S C 0 0 0 0 0 0 （3）功能实现： 输出端S可以直接通过异或门，将A与B异或即可输出端CO可以看成，先通过74LS86实现A与M的异或嘫后通过74LS00实现与B的与非，再通过与非门实现的非即实现，也即实现CO的功能 电路图如下： （4）实现结果： M A B S C 关 关 关 不亮 不亮 关 关 开 亮 不亮 關 开 关 亮 不亮 关 开 开 不亮 亮 开 关 关 不亮 不亮 开 关 开 亮