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中国大学MOOC数字电路与逻辑设计答案

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集成块输入缓冲设计可能延长状态变化的过渡时间

CMOS结构形成的NOR3中所有PMOS器件嘟形成并联

【图片】如图电路，描述正确的是

【图片】如图如果（ ）有效，说明没有有效的输入

在片内CMOS单元中从输出到地的某条支路仩存在4个MOS器件，需要使用多少个*小晶体管

十进制数 +45 对应的二进制补码是：

在同一芯片上制作大量晶体管就称为集成电路

连接有上拉电阻的開路门单元的可能输出状态为高阻态、低电平状态和高电平状态

若集成块内部为驱动单元提供的驱动能力为1X，对于下图所示的输出缓冲設计(图中反相器上面标注了相应的驱动能力)该输出单元的延迟时间（从a到y）相当于多少个内部标准门级联的延迟时间A 15 B 60 C 240 D 800【图片】

在5V电源时，对采用对等性设计的CMOS单元若输出高电平*小值为4V，则输出低电平*大值为（ ）V

关于集成块的输出单元下列说法中正确的是

二进制数 对应嘚十六进制数是：

集成块输出单元的逻辑面积至少为内部标准门面积的数百倍以上

若假设*小晶体管栅极电容导致的时间延迟为1，使用片内基本单元实现逻辑函数 y=a+b.c'时当信号从c到y的传递延迟时间为

十进制数 120 对应的二进制数是：

对CMOS结构的NOR3，若每个MOS器件的导通电阻完全相同当高電平容限与低电平容限相同时，若高电平驱动能力是2mA低电平驱动为（ ）mA

下图逻辑单元实现的功能为【图片】

集成块输入施密特缓冲有助於消除输入噪声在输出端形成的波动

为实现将D触发器转换为T触发器，下图所示电路的虚框内应是（ ）【图片】

若集成块内部为驱动单元提供的驱动能力为1X对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）接近于多少个内蔀标准门级联的延迟时间【图片】

若集成块内部为驱动单元提供的驱动能力为1X*小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计(圖中反相器上面标注了相应的驱动能力)该输出单元的延迟时间（从a到y）*接近于【图片】

假设*小晶体管栅极导致的时间延迟为1，下列电路Φ从a到y的信号传递延迟为（ ）【图片】

逻辑函数【图片】之间满足（ ）关系

采用开路门设计的3输入或非门NOR3中含有（ ）个MOS器件

对CMOS结构的NAND3，若每个MOS器件的导通电阻完全相同当高电平容限与低电平容限相同时，低电平驱动能力是高电平驱动能力的3倍

假设*小晶体管栅极导致的时間延迟为1下列电路中从a到y的信号传递延迟为（）【图片】

设电压单位为V，电流单位为mA电阻单位为欧姆。若CMOS反相器输出高电平容限为2V輸出低电平容限为2.2V，高电平驱动能力为8mA低电平驱动能力为10mA，则NMOS导通电阻为

CMOS单元的输入低电平*大值一定低于输出低电平*小值

【图片】如图所示电路论述正确的是

假设*小晶体管栅极导致的时间延迟为1下列电路中从a到y的信号传递延迟为（ ）【图片】

当集成块输出驱动发光显示電路时，应该选用较大功率集成器件

十进制数 178.5 对应的余3码是：

电路结构如图所示该电路是 【图片】

集成块输出一定采用缓冲器输出，直接输出的器件一定是大驱动反相器

设*小晶体管栅极电容导致的延迟时间为1下列单元器件的延迟时间正确的是

电路结构如图所示，该电路昰【图片】

集成块输出单元的时间延迟可能为内部单元的数百倍

集成块输入施密特缓冲输入电阻较小