Fle 3使用SM进行仿真操作 在程序写完之後,需要进行仿真操作,验证所写程序的时序是否符合要求,接下来介绍如何 建立仿真文件跟之前建立源文件一样,右击工程文件名( jiaocheng)-> New source弹出 如下界媔(是不是很熟悉,跟之前建立源文件是不是样,只不过之前建立的是 Verilog Module这里我们要建立 Verilog Test Fixture),选择

Fle 3使用SM进行仿真操作 在程序写完之後,需要进行仿真操作,验证所写程序的时序是否符合要求,接下来介绍如何 建立仿真文件跟之前建立源文件一样,右击工程文件名( jiaocheng)-> New source弹出 如下界媔(是不是很熟悉,跟之前建立源文件是不是样,只不过之前建立的是 Verilog Module这里我们要建立 Verilog Test Fixture),选择