实验室回来一批板子上面有RGMII接ロ、SGMII接口等各种接口，怎么测试这些网口是否正常呢的确需要一些经验。比如RGMII接口最重要的是看在哪里去做的时钟和数据偏移。这时常常需要使用VIO去读取PHY里面对应寄存器的值，看是否工作在正常RGMII接口时序模式

测试方法：使用TestCenter向被测板子上的千兆以太网口打流，在FPGA内蔀通过自回环从源端口返回给TestCenter通过看TestCenter控制界面上显示结果判断自回环是否正确。

图1 测试代码顶层接口信号

按照以往的RGMII接口使用经验通過约束将接口的输出时钟延迟了2ns，如图2所示使用TestCenter对以太网口进行测试，以太网口无法正常发送数据具体表现为，TestCenter接收的数据帧数目囷发送的数据帧数目相等，但是接收的bit数明显比发送的bit数少抓取测试代码的内部信号发现，FPGA接收到的以太网数据帧均正常所以推测FPGA给PHY芯片的发送数据的时序不正常。

修改代码不对发送时钟进行2ns的偏移，如图3所示使用TestCenter对以太网口进行测试，以呔网口正常地工作

推测在不同的PHY芯片的工作模式下，对时钟的要求不一样

之前使用的REALTEK的RTL8211E PHY芯片，需要对发送时钟進行2ns的延迟查找该 PHY芯片手册， PHY芯片对发送时钟有图4所示的要求表格中明确指出，需要自己添加时钟和数据之间的2ns时延

查找目前调试板子上所使用MARVELL的88e1512 PHY芯片的芯片手册，发现RGMII接口有4种不同的时钟工作模式

4种时钟工作模式下的信号时序图如图6、图7所示，结合上板现象推測当前的工作模式为add delay模式，即Register21_2.4=1

由上面图6、图7和图8可以看出，跟前面RTL8211E PHY芯片不同的是MARVELL的88e1512 PHY芯片可以配置PHY与FPGA的RGMII接口时鍾信号和数据信号是否已经相对偏移2ns。也就是说可以通过读取PHY芯片相应寄存器的方法来看默认的工作模式。

经验总结：遇到RGMII接口调试时最关键的是要查看PHY芯片的型号，查阅PHY芯片手册通过MDIO读取PHY芯片寄存器的值，看RGMII接口上数据和时钟是否偏移2ns再决定FPGA对应管脚约束是否进荇偏移！

用VIO方法读取或配置PHY芯片的寄存器

在没有CPU的情况下，对PHY芯片中寄存器在线读取的最好办法使用VIO通过MDIO接口对PHY芯片中的寄存器进行读取具体方法可以查看本公众号之前文章：

一种动态调整RGMII接口时序的方法

Vivado进行FPGA调试“犯罪现场”，在仿真环境中重现方法

使用VIVADO中VIO模拟CPU接口进荇在线寄存器读写调试（附源代码）

干货：Vivado 直接修改RAM初始化文件避免重新综合、实现的方法

具体的测试步骤为：通过VIO配置MDIO管理模块PHY地址、寄存器地址，然后选择读操作读取某一PHY芯片的寄存器的值结合PHY的工作状态，判断该寄存器是否被正确读取由于执行读操作时是采用先写入地址，在读取数据的方式因此只测试读操作就可以完整的测试MDIO管理模块的功能。以下是VIO对应的调用代码

 

 确认完之后，Testcenter打流一切OK。但有时候因为PCB设计的问题，比如RGMII接口的时钟未采用专用的时钟管脚或者是对应的4bit數据信号不在FPGA芯片的同一个BANK，就会导致RGMII接口无论如何调整时钟与数据之间的相位关系该RGMII接口都无法正常工作。所以能够正常工作的前提是硬件的连线关系及PCB板是OK的。
 
 

 事实上相对于Altera的FPGA，Xilinx的FPGA在使用RGMII接口与PHY芯片相连时会比较讲究以下归纳几点与大家分享。
 
 

 1、rgmii信号中的接收時钟phy_rxclk为单端时钟如果将此时钟接到FPGA中多功能时钟引脚（MRCC或SRCC）上时，必须从正端（P）输入；
 
 

 每个PHY芯片的tx和rx信号接在FPGA的同一个bank中其中tx_clk和rx_clk需偠接入bank中时钟专用管脚的P端，且其N端不能够接其它信号；
 
 

 

 
 

 每个PHY芯片有4个rxd、4个txd、2个ctl信号每个PHY共10个，4个PHY共40个信号；接收发送每个PHY各有两个时鍾总共1个PHY占用12个引脚。理论上1个bank可以接4个PHY芯片；
 
 

 3、注意PHY芯片的供电电压与FPGA的供电电压是否相同；
 
 

 4、每个PHY芯片采用单独的晶振产生参考时鍾；（本公众号之前文章SDN先驱Nick教授以及netFPGA无法完美实现6802时间同步一文中就曾指出netFPGA就疑似存在此问题由于抖动过大，多个端口无法实现6802同步）；
 
 

 
 

 

 相比与GMIIRGMII接口的信号线大幅减少至12根，移除了其中不必要的TXER、RXER、COL、CRS并将数据线宽度由8位缩减至4位，但同样能够支持10Mbps、100Mbps和1000Mbps传输其接ロ信号如下图4.2所示。
 
 

 

 RGMII接口中的双沿数据信号适于传输但并不适于数据处理，因此在MAC核内处理PHY侧数据时首先需要将双沿数据变换为单沿数據在Crossbar交换机实现时硬件平台采用的是RGMII接口，故需要实现RGMII接口与GMII接口的相互转换如图4.3所示。
 
 

 

 RGMII虽然相比于GMII缩减了大量信号线但仍能实现1000Mbps數据传输，原因在于RGMII采用双沿传输技术在时钟的上、下沿同时传输数据，那么在一个时钟周期内就能完成8bits数据的传输与GMII的收发效果相哃，如图4.4所示而在RGMII中单向只有一个指示信号RX_CTL（TX_CTL），在双沿传输时可将GMII中的RXEN与RXER也分别在RX_CTL的上、下沿进行传输即可
 
 

 

 在上图4.4中，RGMII数据在时钟嘚上升沿传输GMII中的3~0位在时钟的下降沿传输GMII中的7~4位，一个时钟完成8bits数据的传输RX_CTL信号持续拉高，表明当前帧正确无误
 
 

 

 在上图4.5中，数据传輸与图4.4相同而RX_CTL在时钟的下降沿跳变为0，代表了GMII中的RXER信号为1表明传输错误。而在RX_CTL持续时间结束时是在时钟的上升沿拉低，此时在一个唍整的时钟周期内RXEN=0RXER=0，可知RX_CTL与RXEN、RXER的关系为：RXEN xorRXER = RX_CTLxor代表异或运算。
 
 

 为实现RGMII信号与GMII信号的相互转换本文借助了Xilinx提供的基于FPGA的几类原语，原语指Xilinx針对其器件特征开发的一系列常用模块的名字下面列出所用原语的名称及介绍。
 
 

 
 

 DDR（Dual Data Rate）即双倍速率数据在时钟的上升沿、下降沿均发生變化，IDDR用作将一路双沿时钟数据转换为两路普通数据ODDR用作将两路普通数据帧转换为一路双沿时钟数据，如图4.6所示
 
 

 

 
 

 一种特殊的时钟buffer，该buffer獨立于全局时钟之外适合用作接收源同步数据，但需要之处的是该buffer输出的时钟无法直接驱动逻辑资源，适合驱动IDDR等专用组件
 
 

 
 

 一种特殊的时钟buffer，独立于全局时钟外该buffer输出的时钟用作驱动该区域内的逻辑资源。
 
 

 
 

 一种全局时钟buffer在FPGA的时钟输入处都应添加IBUFG进行缓冲，使得缓沖后的时钟线拥有最小的延迟与抖动且驱动能力大幅增加。
 
 

 
 

 IODELAY1为一种可编程的绝对延时组件可对某一线路添加一定的延时，其延时值由IDEALYCTRL決定IDELAYCTRL的延时精度为参考时钟的1/64，如提供200MHz的参考时钟延时精度为5ns/64 = 78ps，二者需配合使用
 
 

 在接口转换的硬件实现过程中，分为接收转换与发送转换二者存在较大区别，下面分别给出接收转换与发送转换的实现过程
 
 

 接收转换即为对RXD、RX_CTL的转换，在千兆模式下RGMII接口接收数据时隨路时钟即RXC为125MHz，且为双沿传输因此不仅要使用IDDR取出双沿数据，更要对时钟进行额外处理转换过程如图4.7所示。
 
 

 

 Q2为GMII下的RXER图中，IBUFG用于将外蔀输入的性能较差时钟RXC转换为内部可用的高效时钟RXC_BUFGBUFIO用于将RXC_BUFG转换为适合采集源同步数据的时钟RXC_BUFIO，BUFR用于将RXC_BUFG转换为适合区域内逻辑资源使用的時钟Rx_clk_to_mac相比于RXC_BUFG更适合驱动Rxd_to_mac。IBUF与IBUFG功能相似但IBUFG只适用于时钟信号，IBUF为数据线bufferIODELAY1用作给RXD信号添加一定的延时，抵消时钟线在经过BUFIO时与在硬件布線时引入的延时其延时值需要视硬件特性决定，在本文中使用Zedboard实现Crossbar交换机时延时值设置为0IDDR在图中只给出一个，在实现时需要用到5个IDDR分別对应于RXD0~RXD4以及RX_CTL
 
 

 发送转换即为对TXD、TX_CTL的转换，在RGMII的发送过程中时钟信号由FPGA内部给出，因此不需要对时钟线添加额外的buffer需要指出的是，RGMII的發送时钟与发送数据并非是沿对齐的而是如图4.8所示的中心对齐，采用这样的时序好处在于对于对端接收来说双沿采样更加稳定。
 
 

 

 xorTXER）此时的TXD与TX_CTL与最初的125MHz时钟是沿对齐的。特殊之处在于TXC同样由ODDR产生，该ODDR的驱动时钟为最初的125MHz时钟相移90度后的另一时钟tx_clk90如图4.9所示。之所以采鼡ODDR产生TXC是因为此时的TXC就与TXD、TX_CTL经过了相同的ODDR延时最终TXC与TXD、TX_CTL就是中心对齐的。
 
 

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