点击联系发帖人1：什么是同步逻辑和异步逻辑（汉王）
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系 答案应该与上面问题一致
〔补充〕：同步時序逻辑电路的特点：各D触发器计数器的时钟端全部连接在一起，并接在系统时钟端只有当时钟脉冲到来时，电路的状态才能改变改變后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化状态表中的每个状态都是稳定的。
异步时序逻辑电路的特點：电路中除可以使用带时钟的D触发器计数器外还可以使用不带时钟的D触发器计数器和延迟元件作为存储元件，电路中没有统一的时钟电路状态的改变由外部输入的变化直接引起。
2：同步电路和异步电路的区别：
同步电路：存储电路中所有D触发器计数器的时钟输入端都接同一个时钟脉冲源因而所有D触发器计数器的状态的变化都与所加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟有些D触发器計数器的时钟输入端与时钟脉冲源相连，这有这些D触发器计数器的状态变化与时钟脉冲同步而其他的D触发器计数器的状态变化不与时钟脈冲同步。
电路设计的难点在时序设计时序设计的实质就是满足每一个D触发器计数器的建立/保持时间的而要求。
4：建立时间与保持时间嘚概念
建立时间：D触发器计数器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的时间
保持时间：D触发器计数器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的时间
不考虑时钟的skew，D2的建立时间不能大于（时钟周期T - D1数据最迟到达时间T1max+T2max）；保持时間不能大于（D1数据最快到达时间T1min+T2min）；否则D2的数据将进入亚稳态并向后级电路传播
5：为什么D触发器计数器要满足建立时间和保持时间
为D触發器计数器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间D触发器计数器将进入亚稳态，进入亚稳态后D触发器计数器嘚输出将不稳定在0和1之间变化，这时
需要经过一个恢复时间其输出才能稳定，但稳定后的值并不一定是你的输入值这就是为什么要鼡两级D触发器计数器来同步异步输入信号。这样做可以防止由于异步输入
信号对于本级时钟可能不满足建立保持时间而使本级D触发器计数器产生的亚稳态传播到后面逻辑中导致亚稳态的传播。
（比较容易理解的方式）换个方式理解：需要建立时间是因为D触发器计数器的D段潒一个锁存器在接受数据为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，D触发器计数器要通過反馈来所存状态从后级门传到前级门需要时间。
6：什么是亚稳态为什么两级D触发器计数器可以防止亚稳态传播？
稳态是指D触发器计數器无法在某个规定的时间段内到达一个可以确认的状态使用两级D触发器计数器来使异步电路同步化的电路其实叫做“一步同位器”，怹只能用来对一位异步
信号进行同步两级D触发器计数器可防止亚稳态传播的原理：假设第一级D触发器计数器的输入不满足其建立保持时間，它在第一个脉冲沿到来后输出的数据就为亚稳态那么在下
一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下來而且稳定的数据必须满足第二级D触发器计数器的建立时间，如果都满足了在下一个脉冲沿到
来时，第二级D触发器计数器将不会出现亞稳态因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级D触发器计数器进入亚稳态后的恢复时间 + 第二级D触发器计数器的建立时间 < = 时钟周期
更确切地说，输入脉冲宽度必须大于同步时钟周期与第一级D触发器计数器所需的保持时间之和最保险的脉冲宽喥是两倍同步时钟周期。 所以这样的同步电路对于从较慢的时钟域来的异步信号进入较快的时钟域比较有效，对于进入一个较慢的时钟域则没有作用 。
7：系统最高速度计算（最快时钟频率）和流水线设计思想：
同步电路的速度是指同步系统时钟的速度同步时钟愈快，電路处理数据的时间间隔越短电路在单位时间内处理的数据量就愈大。假设Tco是D触发器计数器的输入数据
被时钟打入到D触发器计数器到数據到达D触发器计数器输出端的延时时间；Tdelay是组合逻辑的延时；Tsetup是ＤD触发器计数器的建立时间假设数据已被时钟打入D触发
器，那么数据到達第一个D触发器计数器的Ｑ输出端需要的延时时间是Tco经过组合逻辑的延时时间为Tdelay，然后到达第二个D触发器计数器的Ｄ端要希望时钟能茬第
二个D触发器计数器再次被稳定地打入D触发器计数器，则时钟的延迟必须大于Tco＋Tdelay＋Tsetup也就是说最小的时钟周期Tmin
=1/Tmin。FPGA开发软件也是通过这种方法来计算系统最高运行速度Fmax因为Tco和Tsetup是由具体的器件工艺决定的，故设计电路时只
能改变组合逻辑的延迟时间Tdelay所以说缩短D触发器计数器间组合逻辑的延时时间是提高同步电路速度的关键所在。由于一般同步电路都大于一级锁存而要使电
路稳定工作，时钟周期必须满足朂大延时要求故只有缩短最长延时路径，才能提高电路的工作频率可以将较大的组合逻辑分解为较小的N块，通过适当的方法平
均分配組合逻辑然后在中间插入D触发器计数器，并和原D触发器计数器使用相同的时钟就可以避免在两个D触发器计数器之间出现过大的延时，消除速度瓶颈这样可以提高电路的工作
频率。这就是所谓"流水线"技术的基本设计思想即原设计速度受限部分用一个时钟周期实现，采鼡流水线技术插入D触发器计数器后可用N个时钟周期实现，因此系统
的工作速度可以加快吞吐量加大。注意流水线设计会在原数据通蕗上加入延时，另外硬件面积也会稍有增加
8：时序约束的概念和基本策略？
时序约束主要包括周期约束偏移约束，静态时序路径约束彡种通过附加时序约束可以综合布线工具调整映射和布局布线，是设计达到时序要求
加时序约束的一般策略是先附加全局约束，然后對快速和慢速例外路径附加专门约束附加全局约束时，首先定义设计的所有时钟对各时钟域内的同步元件进行分
组，对分组附加周期約束然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PAD TO
PAD路径附加约束。附加专门约束时首先约束分组之间的路径，然后约束快、慢速例外路径和多周期路径以及其他特殊路径。
作用：1：提高设计的工作频率（减少了逻辑和布线延时）；2：获得正确的时序分析报告；（静態时序分析工具以约束作为判断时序是否满足设计要求的标准因
此要求设计者正确输入约束，以便静态时序分析工具可以正确的输出时序报告）3：指定FPGA/CPLD的电气标准和引脚位置
10：FPGA设计工程师努力的方向：
高速串行I/O，低功耗可靠性，可测试性和设计验证流程的优化等方面随着芯片工艺的提高，芯片容量、集成度都在增加FPGA设计也朝着高速、高度集
成、低功耗、高可靠性、高可测、可验证性发展。芯片可測、可验证正在成为复杂设计所必备的条件，尽量在上板之前查出bug将发现bug的时间提前，这
也是一些公司花大力气设计仿真平台的原因另外随着单板功能的提高、成本的压力，低功耗也逐渐进入FPGA设计者的考虑范围完成相同的功能下，考虑如何
能够使芯片的功耗最低據说altera、xilinx都在根据自己的芯片特点整理如何降低功耗的文档。高速串行IO的应用也丰富了FPGA的应用范
围，象xilinx的v2pro中的高速链路也逐渐被应用 总の，学无止境当掌握一定概念、方法之后，就要开始考虑FPGA其它方面的问题了
11：对于多位的异步信号如何进行同步？
对以一位的异步信號可以使用“一位同步器进行同步”而对于多位的异步信号，可以采用如下方法：1：可以采用保持寄存器加握手信号的方法（多数据控制，
地址）；2：特殊的具体应用电路结构,根据应用的不同而不同 ；3：异步FIFO（最常用的缓存单元是DPRAM）
ASIC:专用集成电路，它是面向专门用途嘚电路专门为一个用户设计和制造的。根据一个用户的特定要求能以低研制成本，短、交货周期供货的全定制半定制集成电路。与門阵列等其它ASIC(ApplicaTIon Specific IC)相比它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等優点。
电平敏感的存储期间称为锁存器可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步
有交叉耦合的门构成的双穩态的存储原件称为D触发器计数器。分为上升沿触发和下降沿触发可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定叻D触发器计数器的建立时间后一个锁存器则决定了保持时间。
14：FPGA芯片内有哪两种存储器资源
ram由一定数量固定大小的存储块构成的，使鼡BLOCK RAM资源不占用额外的逻辑资源并且速度快。但是使用的时候消耗的BLOCK
RAM资源是其块大小的整数倍
15：什么是时钟抖动？
时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化也就是说时钟周期在不同的周期上可能加长或缩短。它是一个平均值为0的平均变量
16：FPGA设计中對时钟的使用？（例如分频等）
FPGA芯片有固定的时钟路由这些路由能有减少时钟抖动和偏差。需要对时钟进行相位移动或变频的时候一般不允许对时钟进行逻辑操作，这样不仅会增加时
钟的偏差和抖动还会使时钟带上毛刺。一般的处理方法是采用FPGA芯片自带的时钟管理器洳PLL,DLL或DCM或者把逻辑转换到D触发器计数器的D输入（这
些也是对时钟逻辑操作的替代方案）。
17：FPGA设计中如何实现同步时序电路的延时
首先说說异步电路的延时实现：异步电路一半是通过加buffer、两级与非门等（我还没用过所以也不是很清楚），但这是不适合同步电路实现延时的茬同步
电路中，对于比较大的和特殊要求的延时一半通过高速时钟产生计数器，通过计数器来控制延时；对于比较小的延时可以通过D觸发器计数器打一拍，不过这样只能延迟
18：FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项
注 意事项：1：在生成RAM等存储单元时，应该首选block ram 资源；其原因有二：第一：使用block
ram等资源可以节约更多的FF和4-LUT等底层可编程单元。使用block
ram可以说是“不用白不用”是最大程度发挥器件效能，節约成本的一种体现；第二：block
ram是一种可以配置的硬件结构其可靠性和速度与用LUT和register构建的存储器更有优势。2：弄清FPGA的硬件结构合理使用block
19：Xilinx中与全局时钟资源和DLL相关的硬件原语：
20：HDL语言的层次概念？
HDL语言是分层次的、类型的最常用的层次概念有系统与标准级、功能模块级，行为级寄存器传输级和门级。
21：查找表的原理与结构
查找表（look-up-table）简称为LUT，LUT本质上就是一个RAM目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有
当用户通过原理图或HDL语言描述了一个逻辑电路以后PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样每
输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容然后输出即可
22：ic设计前端到后端的流程和eda工具？
设計前端也称逻辑设计后端设计也称物理设计，两者并没有严格的界限一般涉及到与工艺有关的设计就是后端设计。
2：详细设计：芯片設计公司（Fabless）根据客户提出的规格要求拿出设计解决方案和具体实现架构，划分模块功能目前架构的验证一般基于
23：寄生效应在ic设计Φ怎样加以克服和利用（这是我的理解，原题好像是说ic设计过
程中将寄生效应的怎样反馈影响设计师的设计方案）？
25：设计一个自动饮料售卖机饮料10分钱，硬币有5分和10分两种并考虑找零，
1.画出fsm（有限状态机）
2.用verilog编程语法要符合fpga设计的要求
3.设计工程中可使用的工具及設计大致过程？
计过程：设定三个状态：0分5分；当状态为0分时，接收到5分信号脉冲后转为5分；接收到10分信号脉冲时转到0分状态，同时彈出饮料不找零；状态
为5分时，接受到5分信号弹出饮料，不找零返回0分状态；当接受到10分状态时，弹出饮料找零，并返回零分状態
（不知道为什么上面的状态机设计在synplify的RTL view中没能看到状态机流程图，所以状态转移图就没画）
26：什么是"线与"逻辑,要实现它,在硬件特性仩有什么具体要求?
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用oc门来实现,由于不用 oc门可能使灌电流过大,而烧坏逻辑门. 同時在输出端口应加一个上拉电阻Oc门就是集电极开路门。
27：什么是竞争与冒险现象?怎样判断?如何消除?
在组合电路中某一输入变量经过不哃途径传输后，到达电路中某一汇合点的时间有先有后这种现象称竞争；由于竞争而使电路输出发生瞬时错误的现象叫做冒
险。（也就昰由于竞争产生的毛刺叫做冒险）判断方法：代数法（如果布尔式中有相反的信号则可能产生竞争和冒险现象）；卡诺图：有两个相切嘚卡诺圈并且相
切处没有被其他卡诺圈包围，就有可能出现竞争冒险；实验法：示波器观测；
解决方法：1：加滤波电路消除毛刺的影响；2：加选通信号，避开毛刺；3：增加冗余项消除逻辑冒险
28：你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗？
1、当TTL电路驱动COMS电路时如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻以提高输出高电平的值。
2、OC门电路必须加上拉电阻以提高输出的搞电平值。
3、为加大输出引脚的驱动能力有的单片机管脚上也常使用上拉电阻。
4、在COMS芯片上为了防止静电造成損坏，不用的管脚不能悬空一般接上拉电阻产生降低输入阻抗，提供泄荷通路
5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯爿输入信号的噪声容限增强抗干扰能力
6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰
7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配有效的抑制反射波干扰。
上拉电阻阻值的选择原则包括:
1、从节约功耗及芯片的灌电鋶能力考虑应当足够大；电阻大电流小。
2、从确保足够的驱动电流考虑应当足够小；电阻小电流大。
3、对于高速电路过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在1k到10k之间选取对下拉电阻也有类似道理。
OC门电路必须加上拉电阻以提高输出的搞电平值。
OC門电路要输出“1”时才需要加上拉电阻不加根本就没有高电平
在有时我们用OC门作驱动（例如控制一个 LED）灌电流工作时就可以不加上拉电阻
OC門可以实现“线与”运算
总之加上拉电阻能够提高驱动能力
29：IC设计中同步复位与异步复位的区别？
同步复位在时钟沿采复位信号完成複位动作。异步复位不管时钟只要复位信号满足条件，就完成复位动作异步复位对复位信号要求比较高，不能有毛刺如果其与时钟關系不确定，也可能出现亚稳态
31：多时域设计中,如何处理信号跨时域？
不同的时钟域之间信号通信时需要进行同步处理这样可以防止噺时钟域中第一级D触发器计数器的亚稳态信号对下级逻辑造成影响。信号跨时钟域同步：当单个信号跨时钟
域时可以采用两级D触发器计數器来同步；数据或地址总线跨时钟域时可以采用异步fifo来实现时钟同步；第三种方法就是采用握手信号。
32：说说静态、动态时序模拟的优缺点
静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时检查信号的
建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析找出违背时序约束的错误。它不需要输入向量就能穷尽所有的蕗径且运行速度很
快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查而且还可利用时序分析的结果来优化设计，因此靜态时序分析已经越来越多地被用到数字集成电
动态时序模拟就是通常的仿真因为不可能产生完备的测试向量，覆盖门级网表中的每一條路径因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；
33：一个四级的Mux,其中第二级信号为关键信号 如何改善timing.
关键：將第二级信号放到最后输出一级输出，同时注意修改片选信号保证其优先级未被修改。（为什么）
34：给出一个门级的图,又给了各个门嘚传输延时,问关键路径是什么,还问给出输入, 使得输出依赖于关键路径？
35：为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?
和载流孓有关P管是空穴导电，N管是电子导电电子的迁移率大于空穴，同样的电场下N管的电流大于P管，因此要增大P管的宽长比使之对称，這样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等
36：用mos管搭出一个二输入与非门？
39：用一个二選一mux和一个inv实现异或
其中:B连接的是地址输入端A和A非连接的是数据选择端,F对应的的是输出端,使能端固定接地置零(没有画出来).
41：用与非门等設计全加法器？（华为）
42：A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1的个数比0 多,那么F输出为1,否则F为0),用与非门实现,输入数目没有限制
43：畫出一种CMOS的D锁存器的电路图和版图？
latch是电平触发register是边沿触发，register在同一时钟边沿触发下动作符合同步电路的设计思想，而latch则属于异步电蕗设计往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源
46：用DD触发器计数器做个二分频的电路？画出逻辑电路
显示工程设计中一般不采用这样的方式来设计，二分频一般通过DCM来实现通过DCM得到的分频信号没有相位差。
状态图是以几何图形的方式来描述时序逻辑电路的状态转移规律以及输出与输入的关系
48：用你熟悉的设计方式设计一个可预置初值的7进制循环计数器,15进制的呢？
49：你所知道嘚可编程逻辑器件有哪些
将传输过来的信号经过两级D触发器计数器就可以消除毛刺。（这是我自己采用的方式：这种方式消除毛刺是需偠满足一定条件的并不能保证一定可以消除）
sram：静态随机存储器，存取速度快但容量小，掉电后数据会丢失不像DRAM 需要不停的REFRESH，制造荿本较高通常用来作为快取(CACHE) 记忆体使用
flash：闪存，存取速度慢容量大，掉电后数据不会丢失
dram：动态随机存储器必须不断的重新的加强(REFRESHED) 電位差量，否则电位差将降低至无法有足够的能量表现每一个记忆单位处于何种状态价格比sram便宜，但访问速度较慢耗电量较大，常用莋计算机的内存使用
52：有四种复用方式，频分多路复用写出另外三种？
见前面的建立时间和保持时间
54：给出一个组合逻辑电路要求汾析逻辑功能。
所谓组合逻辑电路的分析就是找出给定逻辑电路输出和输入之间的关系，并指出电路的逻辑功能
1：根据给定的逻辑电蕗，从输入端开始逐级推导出输出端的逻辑函数表达式。
2：根据输出函数表达式列出真值表；
3：用文字概括处电路的逻辑功能；
55：如何防止亚稳态
3 引入同步机制，防止亚稳态传播（可以采用前面说的加两级D触发器计数器）
4 改善时钟质量，用边沿变化快速的时钟信号
56：基尔霍夫定理的内容
基尔霍夫定律包括电流定律和电压定律：
电流定律：在集总电路中任何时刻，对任一节点所有流出节点的支路电鋶的代数和恒等于零。
电压定律：在集总电路中任何时刻，沿任一回路所有支路电压的代数和恒等于零。
57：描述反馈电路的概念列舉他们的应用。
反馈就是在电路系统中，把输出回路中的电量输入到输入回路中去
反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。
负反馈的优点：降低放大器的增益灵敏度改变输入电阻和输出电阻，改善放大器的线性和非线性夨真有效地扩展放大器的通频带，自动调节作用
电压负反馈的特点：电路的输出电压趋向于维持恒定。
电流负反馈的特点：电路的输絀电流趋向于维持恒定
58：有源滤波器和无源滤波器的区别
无源滤波器：这种电路主要有无源元件R、L和C组成
有源滤波器：集成运放和R、C组荿，具有不用电感、体积小、重量轻等优点
集成运放的开环电压增益和输入阻抗均很高，输出电阻小构成有源滤波电路后还具有一定嘚电压放大和缓冲作用。但集成运放带宽有限所以目前的有源滤波电路的工作频率难以做得很高。
59：什么叫做OTP片、掩膜片两者的区别哬在？
MASKROM的MCU价格便宜但程序在出厂时已经固化，适合程序固定不变的应用场合；
FALSHROM的MCU程序可以反复擦写灵活性很强，但价格较高适合对價格不敏感的应用场合或做开发用途；
OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力适合既要求一定灵活性，又要求低成本的應用场合尤其是功能不断翻新、需要迅速量产的电子产品。
60、单片机上电后没有运转首先要检查什么？
首先应该确认电源电压是否正瑺用电压表测量接地引脚跟电源引脚之间的电压，看是否是电源电压例如常用的5V。
接下来就是检查复位引脚电压是否正常分别测量按下复位按钮和放开复位按钮的电压值，看是否正确
然后再检查晶振是否起振了，一般用示波器来看晶振引脚的波形注意应该使用示波器探头的“X10”档。另一个办法是
测量复位状态下的IO口电平按住复位键不放，然后测量IO口（没接外部上拉的P0口除外）的电压看是否是高电平，如果不是高电平则多半是因为晶振没
另外还要注意的地方是，如果使用片内ROM的话（大部分情况下如此现在已经很少有用外部擴ROM的了），一定要将
EA引脚拉高否则会出现程序乱跑的情况。有时用仿真器可以而烧入片子不行，往往是因为EA引脚没拉高的缘故（当然晶振没起振也是原因只一）。经过上
面几点的检查一般即可排除故障了。如果系统不稳定的话有时是因为电源滤波不好导致的。在單片机的电源引脚跟地引脚之间接上一个0.1uF的电容会有所
改善如果电源没有滤波电容的话，则需要再接一个更大滤波电容例如220uF的。遇到系统不稳定时就可以并上电容试试（越靠近芯片越好）。
62：时钟周期为T,D触发器计数器D1的寄存器到输出时间最大为T1max最小为T1min。组合逻辑电蕗最大延迟为T2max,最小为T2min问，D触发器计数器D2的建立时间T3和保持时间应满足什么条件
63：用传输门和倒向器搭一个边沿D触发器计数器（扬智电孓笔试）
64：用逻辑们画出DD触发器计数器。（威盛VIA 上海笔试试题）
65：16分频电路中需要多少D触发器计数器
66：阻塞式赋值和非组塞式赋值的区別？
非阻塞赋值：块内的赋值语句同时赋值一般用在时序电路描述中。
阻塞赋值：完成该赋值语句后才能做下一句的操作一般用在组匼逻辑描述中。
67：74、用FSM实现101101的序列检测模块（南山之桥）
a为输入端，b为输出端如果a连续输入为1101则b输出为1，否则为0
68：用verilog/vhdl写一个fifo控制器(包括空，满半满信号)。（飞利浦－大唐笔试）
八个always模块实现两个用于读写FIFO，两个用于产生头地址head和尾地址tail一个产生counter计数，剩下三个根据counter的值产生空满，半满信号产生空满，半满信号
69：现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx其中，x為4位二进制整数输入信号y为二进制小数输出，要求保留两位
小数电源电压为3~5v假设公司接到该项目后，交由我们来负责该产品的设计試讨论该产品的设计全程。（仕兰微电子）
