2.实例目标本实例主要实现了计数及进位的设计通过几个always模块的设计实现一个特定用途的模块——数字跑表。通过本实例读者应达到下面的一些实例目標。初步掌握Verilog语言的设计方法完成一个数字跑表的设计。原理简介本数字跑表首先要从最低位的百分秒计数器开始按照系统时钟进行計数。计数至100后向秒计数器进位秒计数器以百分秒计数器的进位位为时钟进行计数。计数至60后向分计数器进位分计数器以秒计数器的進位位为时钟进行计数，读者可以自行增加小时计数器数字跑表巧妙地运用进位位作为计数时钟来减少计数的位数。如果统一使用系统時钟作为计数时钟那秒计数器将是一个6000进制的计数器，而分计数器将是一个3600000进制的计数器这样将极大的浪费FPGA的逻辑资源。而使用进位位作为计数时钟只需要一个100进制的计数器和两个60进制的计数器。本实例的数字跑表模块图

在实际的设计中，为了使计数器更加简单計数器使用高低位两个计数器实现。100进制计数器分别是高位10进制计数器低位10进制计数器;60进制计数分别是高位6进制计数器，低位10进制计数器这样整个数字跑表使用6个计数器实现。同时由于10进制计数器重复使用了5次可以使用独立的模块实现10进制计数器，这样就可以通过模塊复用来节省整个模块使用的资源数字跑表提供了清零位CLR和暂停位PAUSE，百分秒的时钟信号可以通过系统时钟分频提供分频至1/100s，即可实现嫃实的时间计数详细的时钟分频设计读者可参考相关的资料实现，在本实例中不再提供

下面给出这个数字跑表的源代码，读者可以将這些源代码嵌入自己的工程设计中来实现数字跑表的功能。首先给出代码中端口信号的定义读者可根据这些端口与自己的工程设计进荇连接。

• MH、ML：分钟信号的高位和低位

通过上面的这3个模块即可实现数字跑表的功能。  

2.实例目标本实例主要实现了计数及进位的设计通过几个always模块的设计实现一个特定用途的模块——数字跑表。通过本实例读者应达到下面的一些实例目標。初步掌握Verilog语言的设计方法完成一个数字跑表的设计。原理简介本数字跑表首先要从最低位的百分秒计数器开始按照系统时钟进行計数。计数至100后向秒计数器进位秒计数器以百分秒计数器的进位位为时钟进行计数。计数至60后向分计数器进位分计数器以秒计数器的進位位为时钟进行计数，读者可以自行增加小时计数器数字跑表巧妙地运用进位位作为计数时钟来减少计数的位数。如果统一使用系统時钟作为计数时钟那秒计数器将是一个6000进制的计数器，而分计数器将是一个3600000进制的计数器这样将极大的浪费FPGA的逻辑资源。而使用进位位作为计数时钟只需要一个100进制的计数器和两个60进制的计数器。本实例的数字跑表模块图

在实际的设计中，为了使计数器更加简单計数器使用高低位两个计数器实现。100进制计数器分别是高位10进制计数器低位10进制计数器;60进制计数分别是高位6进制计数器，低位10进制计数器这样整个数字跑表使用6个计数器实现。同时由于10进制计数器重复使用了5次可以使用独立的模块实现10进制计数器，这样就可以通过模塊复用来节省整个模块使用的资源数字跑表提供了清零位CLR和暂停位PAUSE，百分秒的时钟信号可以通过系统时钟分频提供分频至1/100s，即可实现嫃实的时间计数详细的时钟分频设计读者可参考相关的资料实现，在本实例中不再提供

下面给出这个数字跑表的源代码，读者可以将這些源代码嵌入自己的工程设计中来实现数字跑表的功能。首先给出代码中端口信号的定义读者可根据这些端口与自己的工程设计进荇连接。

• MH、ML：分钟信号的高位和低位

通过上面的这3个模块即可实现数字跑表的功能。