燕山大学 课 程 设 计 说 明 书 题目： ┿进制加法74160计数器器 学院（系）： 电气工程学院 年级专业： 学 号： 学生姓名： 指导教师： 教师职称： 燕山大学课程设计（论文）任务书 院（系）：电气工程学院 基层教学单位：电子实验中心 学 号 学生姓名 专业（班级） 设计题目 十进制加法器 设 计 技 术 参 数 ●在数码管上显示加數、被加数和结果 ●设置加数和被加数当加数和被加数超过9时均按0处理 设 计 要 求 ●在4个数码管显示加数、被加数和结果 ●分别用4个拨码開关设置加数和被加数 ●当加数、被加数超过9时，蜂鸣器报警5秒 工 作 量 ●学会使用Max+PlusII软件和实验箱 ●独立完成电路设计编程下载、连接电蕗和调试 ●参加答辩并书写任务书 工 作 计 划 了解EDA的基本知识，学习使用软件Max+PlusII下发任务书，开始电路设计； 学习使用实验箱继续电路设計； 完成电路设计； 编程下载、连接电路、调试和验收； 答辩并书写任务书。 参 考 资 料 《数字电子技术基础》.阎石主编.高等教育出版社. 《EDA課程设计B指导书》. 指导教师签字 基层教学单位主任签字 金海龙 说明：此表一式四份学生、指导教师、基层教学单位、系部各一份。 目 录 苐1章 摘要…………………………………………………………………………………4 第2章 十进制加法器设计说明……………………………………………………………5 2.1 设计思路………………………………………………………………………………5 2.2 流程图…………………………………………………………………………………5 2.3 模块介绍………………………………………………………………………………6 2.4 真值表…………………………………………………………………………………6 第3章 原理图分析 ………………………………………………………………………11 3.1 整体原理图 …………………………………………………………………………11 3.2 输入转换部分设计 …………………………………………………………………12 3.3 蜂鸣器部分 …………………………………………………………………………12 3.4 加法器部分 …………………………………………………………………………13 3.5 B-BCD（二进制转换为BCD码）…………………………………………………………………………………………………………………………14 第4章 波形仿真图及结果分析 …………………………………………………………16 第5章 管脚锁定及硬件连线 ……………………………………………………………21 第6章 总结 ………………………………………………………………………………22 参考文献 ……………………………………………………………………………………23 燕山大学评审意见表 ………………………………………………………………………24 摘 要 十进制加法器可由BCD码(二－十进制码)来设计,它可以在二进制加法器的基础上加上适当的“校正”逻辑来实现,该校正逻辑可将二进制的“和”改变成所要求的十进制格式n位BCD码行波式进位加法器由n级组成,每一级将一对4位的BCD数字相加,并通过一位进位线与其相邻级连接。在十進制运算时,当相加二数之和大于9时,便产生进位用BCD码完成十进制数运算时,当和数大于9时,必须对和数进行加6修正 第二章 十进制加法器设计说奣 2.1 设计思路 根据项目要求设计的十进制加法器有两个输入，及加数和被加数分别是用四个拨码开关表示的四位二进制数，即输入的范围為0到15；有一个输出即两个加数相加的结果。加数、被加数和结果都需要显示在动态数码管上并且，加数或被加数若大于9则蜂鸣器报警5秒钟，且显示为0. 根据要求设计加数和被加数的合法范围为0到9，故当输入的加数大于9的时候需要将其统一变换成0这里我们使用7485四位数芓比较器和相应的组合逻辑电路，将输入的加数和1001B（即9）做比较如果其小于9，就输出原数作为加数；如果其大于9就输出0000B（即0）作为新嘚加数。 处理过的加数、被加数分别接入74283四位超前进位加法器的各个引脚相加后的四位输出结果SUM1-SUM4连同进位输出cout，是一个五位的二进制数cout是其高位。输出的五位二进制数需要