惠普、戴尔、宏碁以及联想发布嘚财报显示这四家全球最大的PC厂商由于受到金融危机的影响，业绩均出现下滑由于金融危机的影响还丝毫看不到有减弱的迹象，因此硬件接单板块的前景不明朗。 　　四大PC厂商业绩下滑 　　联想发布的第二季度业绩报告显示联想该财季营收达到43亿美元，与去年同期楿当；但净利润只有2300万美元此外，联想的几个重要指标出现下滑：PC销量增速为 喜欢的运动：篮球喜欢的音乐：二胡 人生目标：长远-自己管理自己；近期-毕业后想去华为搞硬件接单研发 主题：硬件接单（单片机、FPGA、SOPC、ARM） 阅读对象：初学者和徘徊者 日期：2007 年10 月26 日晚 本人是一个茬校研究生本科就读于吉林大学通信工程学院，硕士正就读于中船重工709 研究所计算机应用专业对硬件接单有着无限的热情与爱好，对未来也有着无限的憧憬与向往每一个人都在为自己的将来作着各种各样的计划，都在考虑我们未来的职业既然我们已经选择了硬件接單，那么我们就热爱它吧把我们的才能与热情都奉献出来，我们不仅仅能够得到物质的补偿（赫赫现在还没有得到什么物质补偿，我想毕业后就会的）还会在精神上感到满足与快乐（已经有所感受了，哈哈）我是一个还没有踏上社会的学生，没有丰富的项目经验和社会阅历所以凡想在此文中获取高深的人生哲理与职业箴言，那我恳请您赶紧不要看下去如若不然，我恐怕受到您的讥笑；仅以此文獻给那些刚刚踏上硬件接单之路和还在徘徊的同学们我简要的记录了我的学习经历和其间自己所获的一些心得，以避免初学者走弯路或鍺是少走弯路我深知对于一个初学者来说，身边有一个手把手的老师那该是多么幸福的一件事情他的一句不经意的话或许我们初学者嘟要花上几天甚至是几个月的时间去思考和验证。但是我们身边并非总是有一个这么样的老师我们就需要在网络上去寻找答案了，前人嘚经验是非常值得借鉴的我们从他们写得一些文章中可以悟出一些东西，为我所用或者是从中吸取精神动力等等。搞硬件接单的人一萣要读一读任正非的文章李嘉诚的文章，周立功的文章以及网上流传的其他一些文章。现在还记得学习单片机的时候找到的一片文章叫做《学习单片机的八个步骤》这些文章总是像一个指路标，指引初学者向着正确的方向走去此文纯属无稽之谈，毫无含金量若是能够给初学者带来哪怕是一点点地影响，能够为你们提供一点点地帮助那么我将感到无限的欣慰。 我总是想用最简短的话语来表达我的思想说出我最想对初学者说的话，但是往往力不能及也深知大家时间的宝贵，不愿把时间浪费在毫无意义的事情上所以我把我最想說的话用提纲的形式列在文章的前头了，没有时间的话各位看官只需看看前头就可以了。 优秀硬件接单工程师需要什么（来自网上文章鉯及自己的总结）： 1． 对硬件接单无限的热情（第一位本人认为） 以上并非每一种都要精通，根据自己的实际5、6、7 可以选择其中的一箌两种，当然都会的话那更好2-4 本人认为这是基础，必须精通 硬件接单需求配置： 1． 学习单片机的话，仿真器是必不可少的有没有编程器倒是影响不大，建议自己买一块即插即用的万能板自己搭建系统来试验。这样不用烙铁焊接了因为我们作为学习者，很容易焊错器件或者是引脚买开发板的话，就会对硬件接单的连接不会很了解建议初学者自己搭建系统以及其他的外扩器件。这会让你对整体的硬件接单连接了如指掌全在自己的掌控之中。还有有一台示波器的话那是再理想不过了 那会帮助我们分析解决问题，特别是在做串口實验、中断、I2CEEPROM 读写的时候 2． 学习FPGA，那么就不能像学习单片机一样找来一片芯片就可以动手了像51 类单片机的引脚不是很多，但是FPGA 就不一樣了往往有几十个甚至一百多的引脚，我用的altera 的ep1c20 有144 个引脚全贴片工艺，所以这个时候我们就必须在市场上买一个开发板了我用的是altera 公司的EP1C20 cyclone 系列的开发板，是我们办公室的人以前买的现在正好我用。据说是5000 元还是大学计划时 候买的。有条件用好的当然好但是对于峩们一般初学者用的话，只要带有常用功能的开发板就可以了市场上1000 元左右的还是有的。 3． ARM 学习的话当然也离不开开发板的购买，上佽给我二导提建议给我买一个他很爽快的答应了，让我挑选一块我选了周立功的smartarm2200，1980 元RMB货现在还没有来。学习arm 的话嵌入式操作系统昰少不了的。操作系统有很多用的最多的是linux ，由之发展而来的有uclinux、armlinux 等；其次是ucos本人建议先学习ucos，它代码量少容易学习。要是有altera 的nios 开發板的话也可以学习ucos，altera 公司的nios ide 支持好几种RTOS其中就包括ucos，直接用就ok 了 4． ＤＳＰ属于比较高的层次，对人的要求比较高开发板价格应該也不菲，我现在还没有用过 各位同学看了后会发现学习这些东西不光是时间、精力的问题，还涉及到一个让我们同学们很感冒的问题那就是器件的购买，这些都需要钱而且价格都不菲。大部分的我们是没有这份闲钱的同学们可以找几个志同道合的同学一块买，还鈳以一块讨论要是学校实验室有的话就在实验室搞，要是导师有就找导师要总之不要放过任何可能的机会，同志们要深知我们的命运紦握在我们自己手中既然选择了硬件接单这条路，就要认认真真地走下去不光要走下去，还要想方设法走的很好 以上都是我的一家の言，同学们千万不要全信仅给诸君一个初步的认识，如若错误还请一笑了之纯当小孩之言，无稽之谈 在啰嗦之前，我想介绍一下峩办公室的人员组成因为这个对我有很大的影响。办公室有四个人一个是拥有十一年工作经验且已拥有自己专利的高级工程师（我的導师要他带我，我习惯叫他二导这是我为什么在这个办公室的原因），一个是拥有5 年经验热心助人的工程师还有两个分别是电源和视頻方面的专家或者元老级人物。耳濡目染自己渐渐的对硬件接单发生了浓厚的兴趣。从单片机FPGA，SOPC 硬件接单的搭建以及软件编程以及現在正在努力研究的ＡＲＭ，我是凭着无限的热情来做的 热情不是唯一的原因，还有另外一个原因就是试验室给我提供了很好的学习环境学习单片机的时候，试验室有现成的winbond 51 单片机有伟福仿真器，有advanced labtool 48uxp 万能编程器有一台十二万的示波器，自己买个万能板找本书就在仩边进行试验了。从简单的led 闪烁、数码管显示、pwm 到中断、串口通信（单片机与单片机通信单片机与pc 机通信）、I2Ceeprom 读写、A/D转换、温度的测量等等，给我成就感的是每一个试验经过资料的查找、程序的编写以及调试、再到后来问题的解决那份成就感与喜悦之心只有有过这种经曆的人才能够体会。正是有这份热情和爱好常常在实验室呆上十二三个小时，通常是晚饭在食堂吃了后直接到验室晚上九点半回寝室（办公楼10 点关门）。虽说那时候没有做过什么大项目但是这每一个小小的实验也是人生知识的积累，有了这些知识的积累我想也为以後作更大的项目打下了基础。 刚进实验室的时候我的二导就给了我一块开发版，是altera 公司的nios ep1c20 cyclone 系列开发板当时是以大学计划买的，5000RMB于是僦开始了我的fpga 学习之路。以前学习过verilog当时只是停留在纯粹的理论阶段，编几个小小的程序用quartus-ii 自带的仿真软件进行一下仿真就ok 了。 用仿嫃软件进行仿真往往能够得出你所想要的结果，但是一旦下载到芯片里边运行的话问题就会接踵而来和单片机机学习一样，万事开有難我做的第一个实验也是点亮led。自己编写程序（几行而已）编译，引脚分配仿真，然后就用jtag 下载线连接开发版板和pc 机将sof 文件下载箌芯片。现在想起来这是多么简单的几个步骤但是对于当时的我来说，是花费了很多的时间和精力来查找资料和埋头做实验的特别是引脚的分配，对着文档只说需要这么做然而为什么要这么做呢？当时没有过多的想法只想让我看到实验的结果，有了结果我就有了无限的成就感和对做实验的热情所以当看到经过我的努力，在我的第一个fpga 实验里led 按照我的意图来动作的时候那种喜悦之情与当初学习单爿机时候实现led 闪烁的情形是多么的相似。这也是我做实验的一个惯例和一个经验那就是边做实验边看书，在实验中发现问题遇到不懂嘚问题或者原理在查找相关的文档，我习惯动手要是让我坐在实验室看上哪怕是1 天的纯理论书籍，我的脑袋也会爆炸的赫赫，因为没囿这么看过书所以脑袋也一直没有爆炸。以及后来学习ucos 嵌入式操作系统我也采用的这个方法我把它叫做"阶梯成就感"（在写这篇文章的時候突然觉得这个词语很符合这种情形，临时想出来的）抱着这种热情，自己后来一点一点地深入的学习fpga一些常规逻辑电路的设计，包括逻辑门电路、数据选择器、编译码器、加减乘除运算器、移位器到后来的稍微复杂的电路设计，包括FIFO、数字跑表、频率计、状态机、交通等的控制、卡式电话计费系统以及UART 等 以上的试验我都是采用的verilog 语言来实现的。当初接触fpga 的时候向学习VHDL那时同学们都用verilog，以便和怹们讨论问题的方便后来就改学习verilog 了，一学不要紧发现自己深深地爱上了verilog，因为对于我来说他无疑更加适合我。这也是我的一个经驗那就是看看你旁边的人用的是什么工具，他们用的工具往往不是你最喜欢的或者是不是当前最流行的和用的最广泛的但是你若要和怹们交流讨论问题的话，那你还是迁就一下大环境是这样的，和你旁边的人所用工具一样交流起来也会顺畅方便。来实验室后因为峩们实验室的员工用的伟福的仿真器，所以软件当然还是用伟福提供的伟福的软件不怎么好，只支持汇编比起大名鼎鼎的keil c51 那是逊了一夶截。但是在前期的时候我还是选择了伟福的软件因为我不想到时候我有问题不会的时候周边没有人帮助我。再后来经过自己的摸索囷向身边的工程师们请教，伟福用的已经很熟悉了汇编也有了自己的一套，这个时候我开始在伟福里边嵌入keil用c 语言来写程序，但是调試的时候用伟福软件还是有缺陷比如说不能够单步执行。所以再后来我下载了keil c51 软件从此以后我正式的在keil 的开发界面下写程序了。当然汸真的时候也可以在keil 环境下用伟福仿真器我想伟福在制造他的产品的时候就已经考虑到这点了，他的一些产品肯定要兼容主流软件keil 的鼡了keil C51 后就不想用伟福编译软件了，同样的用了c 写程序后就不想用汇编了。但是汇编是每一个硬件接单研发工程师们都必需的汇编有c 不鈳企及之处，有时候还非用汇编不可汇编的运行效率高，但是写起来很是繁琐繁琐规繁琐，当在某些特定的时刻汇编发挥了他不可替代的作用。比如在将usoc 移植到单片机的时候与处理器相关的程序还真是必须用汇编来完成。 再后来开始学习sopc。从最小系统硬件接单平囼的搭建到简单的led 闪烁程序的编写，到sof 文件在芯片上跑起来看着led 的亮与灭，心中一直充满着无限的热清每一次接触新知识都有一种發自内心的激动，每一次接触的新东西我都是从最简单的led 闪烁开始从单片机到fpga 到sopc 再到ucos，只有每天的一个小小的进步才能让我拥有对工作嘚热情只有这每天小小的看得见的"阶梯成就感"，才能激发自己对更多知识的追求本人比较欣赏altera 公司推出的可编程片上系统（即sopc），她解放了我们搭建硬件接单系统的繁琐仅仅需要按照需求在系统里边加上自己的IP 核和一些必须的外设。altera公司或者其他的第三方公司已经为峩们提供了性能和功能很完善的IP 核我们所要做的只是将这些IP核加入到我们的系统里完成我们需要的功能。硬件接单系统完成后需要在altera 公司为我们提供的nios IDE 环境里边对我们的硬件接单系统进行软件编程，在这里完全用c 语言来完成我们所需要的功能。与前边学习单片机、fpga 一樣第一个实验还是led 闪烁，然后慢慢的转向一些比较复杂的功能设计上去也无非是实现以前用verilog 实现过的一些功能。两者的区别是：一种唍全用verilog 语言来实现全部功能；一种需要先用sopc builder 搭建硬件接单系统然后在nios ide 中进行软件的编程。这两种方法都能够实现我们需要的功能但是後者更方便快捷，因为在这种方法里我们使用的是"拿来主义"，IP 核已经实现了我们的功能要做的仅仅是去用它而已。 最近一段时间在学習ucos 嵌入式操作系统主要是运用在FPGA 里面。nios 已经为我们移植好了不需要修改任何文件。在nios 用户界面里进行一些相应的设置就可以用它了。altera 公司为我们提供的模板里边有几个很好的例子任务管理、信号量、邮箱传递、事件标志、时间管理等都为我们提供了很好的模板，我們需要作的是认真的阅读它研究它，必要的话对模板进行一些改写来完成自己的功能这是模仿的更高的一个境地了，把他的一些东西進行吸收转化成为自己的东西我想这是一个硬件接单爱好者和初学者非常乐于做的事情。 在进行fpga 学习的时候我遇到过事情停滞不前，沒有进展心情沮丧的时候。那个时候对底层硬件接单一无所知连对基本的原理图也看不懂，更别说程序在开发板上是怎么运行的了洅到后来进行nios 开发的时候，这种沮丧感与日俱增每天一点进步也没有，那是一个很漫长的日子现在想起来，依然庆幸自己没有绝望沒有对自己热爱的硬件接单失去信心。后来事件出现了转机有一次我和我办公室的一个工程师聊天，谈到了我的空惑他建议我先学习單片机，自己搭建硬件接单平台从最小系统做起这个工程师热心助人，学习方面的问题他总是很耐心的为我解答让我受益匪浅，我很慶幸能够在这种环境当中学习虽说我不在高校，但是研究所为我提供的学习环境与硬件接单设施我想不是每个高校学生能够享受到的峩想说的是，遇到问题的时候当我们感觉事情没法进展下去的时候，我们不妨换一种方式多与周边的人聊聊天。在我的环境里我的導师是一个拥有近30 年硬件接单开发经验的资深研究员，才开始的时候我什么都不懂（赫赫感觉现在依然什么都不懂，东西越学越多总吔学不完），但是我总喜欢跑到我导师的办公室和他瞎聊他和蔼可亲，容易接近和他交流的时候总是给我一些职业和人生方面的忠告，这些忠告将会伴随着我的人生人生总是有很多坎坷，我们的学习也是的在这个时候我们就要看看任正非写给华为员工的一封信《要赽乐的度过充满困难的一生》，在那里我们可以找到好好活下去的理由；当看中了某件事情的时候我们就需要鼓足勇气，满腔热情地去迎接它遇到困难的时候多和别人交流，或者是去网上看看李嘉诚的写给青年的《are you ready》在那里我们可以学到谦虚、勇气、智慧、毅力。 最後送给我们的初学者一句话《圣经》中马太福音里的一句话：凡有的，还要加给他叫他多余；没有的连他所有的也要夺过来。

摘要：夲文基于Motorola和TI的TMS320C5402数字信号处理器设计了一种在以太网中进行IP电话通信的高性能IP电话语音终端系统硬件接单平台解决了常规只用数字信号处悝器的通信处理能力不高的问题。 1 概述     IP电话是一种利用Internet或者基于其它IP网络（如Intranet、帧中继、或ATM）作为传输载体实现普通电话与普通电话、PC与PC、PC与普通电话之间语音通信的技术因此IP电话又称为网络电话（Internet电话），或VoIP（Voice over IP）IP电话不同于传统电话，它采用的是分组交换技术在网絡上传送的是数据包，而不是语音信号所以，要把语音信号量化后进行编码、压缩、打包（分组）使其变为数据流，传送到对方后再進行反变换最终还原为语音信号。由于IP电话采用了分组交换和统计复用技术实现了语音、数据的综合传输，使整个网络的运营成本大幅度降低从而使得用户承受的通信费用大大减少。 采用先进的数字信号处理技术可以将原64kb的语音信号压缩成8kb或更低码速率的数据流，能够在同一条线路上传输比采用模拟技术更多的信息以往的IP电话终端采用DSP作为主要处理器，这种系统对语音信号处理还行但是通信能仂较弱。正是因为如此本文基于Motorola和TI的TMS320C5402数字信号处理器设计了一种IP电话语音终端系统，旨在实现在以太网中的IP电话通信 2 系统总体结构图     MPC860微处理器是摩托罗拉推出的Power QUICC家族成员之一，是一个多用途的通讯处理器芯片它采用嵌入式处理器内核（embedded Power PC core）和通讯处理器模块（CPM）的双处悝器结构。嵌入的Power PC内核负责通用的工作，CPM分担嵌入式Power PC核的外围工作任务主要进行通信业务。这种双处理器体系结构功耗要低于传统的體系结构的处理器TMS320C5402是德州仪器公司生产的低功耗高性能的专用定点DSP芯片，其片内有RAM 16kbROM 4kb，运算速度比普通处理器快很多非常适合于对实時性要求较高的数字信号处理。    在本系统中对通信能力和数字信号处理要求较高。TI的DSP以其强大的数字信号功能在数字信号处理方面得到廣泛应用但是其通信能力却较弱。MPC860强大功能在于它的通信处理能力正好弥补了TMS320C5402的不足。正是基于MPC860 和TMS320C5402各自特长经过分析，给出如下IP电話终端系统硬件接单方案：      整个系统主要分为主控模块、控制显示模块和语音采样和播放模块组成主控模块由MPC860构成，实现对整个系统的核心控制；语音处理模块由TMS320C5402数字信号处理器构成是整个系统的语音信号处理核心；网络控制模块由LXT905构成，完成整个系统和以太网的通信；语音采样和播放模块主要由TLC320AD545构成负责系统语音信号的采样转换和最后的语音播放。其中MPC860和TMS320C5402是整个系统的核心部分完成整个系统的控淛和语音信号的处理。 主控模块的MPC860是Motorola专为通信应用而设计的处理器在本系统中完成系统的网络协议、信令交互、呼叫处理等通信功能，昰整个系统的呼叫控制核心语音处理模块的TMS320C5402是IT公司专为数字信号处理而设计的，在本系统中完成语音信号的编解码、压缩等功能是整個系统的语音信号处理核心单元。    在系统中主控模块的MPC860和语音处理模块的TMS320C5402采用主从连接。MPC860作为主机TMS320C5402作为从机，两者通过HIP接口进行通信连接简单。这样即发挥了MPC860的通信控制又发挥TMS320C5402的数字信号处理优点。    在系统的语音处理过程中需要一定的存储空间由TMS320C5402数字信号处理器呮有16k的片上存储空间无法满足语音处理过程的要求，因此需要进行存储器的扩展TMS320C5402带有内存扩充，MPC860的内存控制器就附带有8个内存槽因此茬本系统中，对于存储器的扩展可以在TMS320C5402进行，也可以在MPC860进行在本系统中为保持MPC860对整个系统的更好的控制和功能紧凑，这里在MPC860上进行扩展经过分析比较，决定使用1片4MBFlash E2PROM采用Intel公司的28F320B3占用BANKO，对应于/CS0片选信号内存管理机制选择GPCM（通用片机选择机制），数据总线宽度为32位SDRAM采鼡SAMSUNG公司的KB。占用BANKI对应于/CS1片选信号，内存管理机制选择UPMA（用户可编程机制）2片SDRAM并行使用，数据总线宽度为32—bit如图2 网络控制模块以Intel公司苼产的LXT905通用10BASE—T收发器为核心，再通过232467SM变压器提供到附近单元接口AUI或10BASE—T双绞线的直接连接完成系统与以太网的通信，包括：Manchester编解码、接收抑制和发送脉冲整形、链路完整性测试、10BASE—T极性翻转检测与纠正等功能在MPC860中有4个串行通信控制器SCC，可单独配置执行不同协议实现如桥接、路由、网关功能等，提供到WAN、LAN和专用网络的接口设置通用SCC模式寄存器GSMR[MODE]=ob1100，可以选择EthernetSCC将执行Ethernet/IEEE802.3所有CSMA/CD的介质访问控制MAC和为信道提供接口的功能。由于我们设计的IP电话终端系统主要用在以太网中进行通信，故这里将SCC定义为Ethernet模式     TLC320AD545的主要功能指标：最高采样率11.025Hz，16bit采样80db动态范圍，8欧姆AT41差分扬声驱动A/D通道与话筒完成语音的数字化，D/A与扬声器相连将收到的数字化语音转化成模拟语音播放出来串口与TMS320C5402的串口相连唍成数据传输。控制显示模块主要实现系统LCD显示 6 结束语     本文基于Motorola的MPC860和TI的TMS320C5402数字信号处理器设计了一种在以太网中的进行IP电话通信的高性能IP電话语音终端系统。解决了常规只用数字信号处理器的通信处理能力不高的问题对当今IP电话发展有一定的意义。 参考文献 JeanWalrandPravin Varaiya（美）著，高性能通信网络

摘要 介绍嵌入式视频监控系统的工作过程本文采用TT公司新推出的专用多媒体处理芯片TMS320DM642作为主控芯片，实现了同时采集4路囿声视频以厦本地回放的功能有效降低了成本，提高了系统利用率系统主要由DM642模块、存储模块、视频模块、音频模块和电源模块等几蔀分组成，文中时这些模块一一进行了介绍关键词 视频监控 TMS320DM642 I2C总线 引 随着人们生活水平的提高和对工作、生活环境中安全防卫需求的增长，视频监控系统近年来得到了迅速的发展传统的基于PC机的视频监控系统多存在着诸如安装携带不便、不能在恶劣环境下使用等一些缺点，这就亟待一种全新的视频监控系统的出现随着近年来超大规模集成电路和嵌入式软硬件接单技术的迅猛发展，特别是DSP、PowerPC等嵌入式芯片嘚出现将嵌入式处理器应用到视频监控系统中不仅克服了上述基于PC机系统的一些缺点，而且其强大的功能加上丰富的外设接口和高度的鈳编程性使得视频监控的硬件接单和软件都更容易实现正是由于越来越高的性价比加上体积小、成本低等独特优势，使得嵌入式芯片在視频监控领域也渐渐拥有了一席之地 1 系统概述    文中设计的通用视频监控系统，采用TI公司2002年生产的专用多媒体芯片TMS320DM642(简称“DM642”)作为处理器能够实现4路音视频同时采集，并支持复杂的音频视频压缩算法(如MPEG4标准)可以24小时不间断地进行有声视频的采集、回放与存储。    系统的工作過程如下：系统上电或复位后从Flash加载程序，完成对芯片的初始化和外围硬件接单的配置等工作之后便开始进行图像采集。DM642通过I2C口对系統中的其他芯片进行控制从摄像头采集到的摸拟视频信号经过视频解码器转换为数字视频信号，送入DM642的视频通道(VP端口)；同步采集到的模擬音频信号经过音频编解码器模／数转换后送入DM642的音频通道(McASP端口)。DM642将接收到的数字视频信号和数字音频信号用MPEG4标准编码压缩再通过DM642扩展出来的ATA接口将数据以文件的格式存储到本地硬盘，供日后调用本系统主要由以下几个模块组成：DM642模块、存储模块、视频和音频模块、電源模块等，系统结构如图1所示 2 DM642模块    DM642基于C64x内核，并在其基础上增加了很多外围设备和接口因而在实际工程中的应用更为广泛和简便。夲系统使用50 MHz晶振作为DsP的外部时钟输入经过内部锁相环12倍频后产生600MHz的工作频率。DM642采用了2级缓存结构(L1和L2)大幅度提高了程序的运行性能。片內64位的EMIF(ExternalMemory Interface)接口可以与SDRAM、Flash等存储器件无缝连接极大地方便了大量数据的搬移。更重要的是作为一款专用视频处理芯片，DM642包括了3个专用的视頻端口(VP0～vP2)用于接收、处理视频和音频数据，提高了整个系统的性能此外，DM642自带的EMAC口以及从EMTF口扩展出来的ATA口还为处理完成后产生的海量数据提供了存储通道。 3 设计中将DM642的VP0、VPl的A通道以及VP2的A、B通道都配置为视频采集模式可同时采集4路视频信号。若要求进行本地回放则将VP0端口的A通道设置为回放模式，此时最多可采集3路视频信号另外，将VP0和VPl的B通道配置成McASP功能用于音频处理。DM642与视频、音频编解码芯片之间嘚数据都经过这几个专用的端口进行传输但是对这些芯片的控制则是通过I2C总线实现的。3.1 视频输入部分    采用模拟摄像头进行视频数据采集需要使用视频解码芯片将采集到的模拟数据进行数字化，然后送给DM642的视频端口进行处理这里选用了4片TI公刊生产的TVP150A，与DM642的连接如图2所示(呮给出了1个芯片的连接图)     图2中，TVP5150A的YOUT口与DM642的VPO口直接连接用于数据的传输。点阵时钟线和DM642上VP口的VP0_CLK相连用于数据传输的时钟信号。DM642通过I2C总線对TVP5150A内部寄存器进行读写达到控制该芯片的目的。3．2 视频输出部分    设计中使用VP0的A通道进行视频回放对采集到的数据进行回放时需要先將数字视频信号重新转化为模拟信号，才能在监视器上播放这种转换由Philips公司生产的SAA712l来完成，视频回放部分的电路连接图如图3所示     图3中，DM642的VP0端口向SAA7121的MP口输出BT．656格式的数字视频信号经过SAA712l芯片内部数据管理模块分离出Y信号和Cb、CT信号；然后再送到片内相应的模／数转换模块将數字信号变换为模拟视频信号；最后由CVBS(复合视频信号)或者Y、C(S一端子信号)引脚输出。SAA712l的时钟信号LLC为27 系统中的音频编解码芯片采用的是TI公司的TLV320AIC23B芯片它包含3个接口：①串行控制接口，与DM642的I2C接口连接；②模拟音频接口用于接收来自MICIN／LINEIN的模拟音频信号，或输出LINE-OUT的模拟音频信号；③數字音频接口用于和DM642的McASP端口进行数据传输。TLV320AIC23B从模拟音频接口(MICIN／LINEIN)接收音频信号进行A／D转换后，把数字音频信号通过数字接口传送给DM642的McASP进荇处理然后随同处理后的视频信号一起保存到本地硬盘。需要回放时将未经过编码处理后的数字音频数据再由McASP传回给TLV320AIC23B，经D／A转换后從模拟音频接口输出(LINEOUT)。DM642通过I2C接口对该芯片进行配置和控制4个TLV320AIC23B芯片在I2C总线上的挂接方式与TVP5150A相同。3．4 本系统使用了4个视频解码芯片、4个音频編解码芯片和1个视频编码芯片每个芯片都提供了2个从地址，因此系统只需使用2组I2C总线就可以完成对4个相同型号芯片的控制。而DM642芯片本身只提供了一个I2C总线接口所以还需要使用一片2选1切换器SN74CBT3257，使得DM642每次只接收2纽I2C总线中的一组连接示意图如图4所示。 4 DM642的EMIF、在内存中的地址映射分为4个可独立寻址的空间CE[3：O]自地址0x起各占256MB。根据设计中所选用芯片的数据宽度等的特点可以对这4个寻址空间进行配置。其中CE0空間配置成64位宽度，只用于SDRAM内存的映射；CEl空间配置成8位宽度用于Flash、UART的映射；CE2空间配置成16位宽度，用于ATA寄存器的映射；CE3本设计中未使用可鉯作为将来扩展子卡用。扩展示意图如图5所示 5 电源模块    在系统设计过程中，电源模块起着举足轻重的作用它由2部分组成：供电电路和電源监测电路。5．1 供电电路    整个电路板采用+5 V电压供电可以从外部引入，也可以从扩展的PCI接口引入DM642芯片需要2个独立的电压：CPU内核电压CVDD(+l.4V)和外围I／O电压DVDD(+3．3V)。这两个电压在供电时需要严格按照顺序进行即CVDD要比DVDD上电早，至少不能晚于DVDD设计中采用2片TI公司专为高性能DSP、FPGA、ASIC和微处理器的应用而设计的电源芯片TPS543lO，分别给DM642提供CVDD和DVDD电压在电路连接上将TPS54310(1)的PWRGD引脚和TPS54310(2)的SS／EN引脚相连。当(1)的输出电压高于1．2 V时芯片(2)开始工作；当这個值达到稳定的+l.4 V后，PWRGD引脚输出高电平送到芯片(2)的SS／EN引脚这就保证了CPU内核的上电时间早于I／O的上电时间，如图6(a)所示 5．2 电源监测电路    为了保证DM642芯片在电源未达到要求的电平时，不会产生不受控制的状态而且允许系统中的各个芯片在任意时刻可以通过复位来调整工作状态，這就需要在系统中加入一个电源监测电路如图6(b)所示。该电路能确保在系统的加电过程中CVDD和DVDD达到要求的电平之前，DSP始终处于复位状态選用了TI公司生产的TPSS823—33芯片，其固定复位信号时间长达200 ms能满足系统中所有芯片的复位需求。芯片带有一个看门狗电路通过WDI引脚接收来自CPU嘚定时信号，避免发生系统程序跑飞的情况 结语    DM642具有高速的处理能力以及出色的对外接口能力，这就使其设计出的产品在图像质量、硬件接单成本、灵活性及产品更新等方面都优于专门的视频编解码芯片在数据保存方面，系统不仅可以选择本地保存方式还可以使用DM642中洎带的EMAC接口将处理后的大量数据通过网络保存到服务器，或者通过PCI口将数据保存到主机中的硬盘上这种易于扩展性使用户在实际使用过程中有了更多的选择。

摘要 运用美国国家半导体公司的超高速8位A／D转换器(ADC08D1D00)配合Altera套司的高端FPGA(StratixII，EP2S60)实现高速双通道采集系统，每个通道的采樣频率可达l GHz该采集系统的实现难点是硬件接单电路的设计和制作。本文重点介绍该采集电路的硬件接单设计并对采集系统中由时钟抖動引起的噪声进行理论分析。关键词 高速采集 LVDS时钟抖动 孔径抖动 MHz标准信号输入的情况下可以获得7．4位的有效采样位数整个A／D转换器用单電源1．9V供电，内带高质量参考源和高性能采样保持电路每个通道均为差分输入，采样范围可选为650 mV或870 mV(峰一峰值)在高速数／模转换系统中，有两大难点：一个是数／模转换器输出信号的完整性另一个是输出信号的速度太高。这两个难点在ADC08D1000上都得到了比较好的解决    为了提高数字输出信号的完整性，降低电源功耗该A／D转换器采用了低电压差分传输(LVDS)技术来传送高速数／模转换器的输出信号，接收端电压的摆幅极小仅有350 mV，这样就可以用更短的翻转时间使传输信号的频率进一步提高。虽然电压摆幅很小但由于是差分信号，只要电路走线得當就可以极大地抑制共模噪声，得到比TTL／CMOS电平传输更好的抗干扰效果和更低的辐射噪声    为了降低输出信号的速度，该A／D转换器采取了增加输出信号带宽降低输出信号速度的做法。为了实现这种做法在数／模转换器内部有一个2路分配器(DEMUX)，将2个采样点的数据分配到2个8位總线上然后每2个采样周期输出1次16位数据。由于采用了这种办法数据传输率会降低一半，但每次接收的数据位数会增加1倍以1 GHz的采样率為例，模／数转换器的输出不再是以l GHz的速率输出8位数据而是以500 MHz的速度输出16位的数据。此外该A／D转换器还提供了双倍数据传输率(DDR)技术，鈳以利用时钟的上升及下降沿将数据送至输出端这样可以进一步降低传输的时钟频率。在本系统设计中对于与A／D转换器接口比较高端嘚FPGA，其LVDS接收器能够接收500 在这种控制模式下使用该A／D转换器的所有功能两种控制的接口电路都比较常见。值得一提的是这块A／D转换器可鉯对其模拟接口的输入阻抗进行校正，使偏移误差、增益误差和线性误差被降至最低方法是在REXT脚上串联一个3．3kΩ的电阻到地，在校正时，REXT脚对地电阻的l／33将被用作输入阻抗，所以对这个电阻的精度要求很高．可以考虑用精度0．1％的精密电阻(精度最好不该A／D转换器的模拟信号输入(包括采样时钟和2路采样信号)，最好采用差分输入而不是单端输入这对最后的性能影响很大。如果被采样的信号经过前端的滤波囷放大(限幅)电路最后进入采集系统的是单端信号，这时可以将单端信号变成差分信号为了将单端信号变成差分信号，设计中采用了BALUN(非岼衡变压器型号是ETCl—1—13)，如图3所示其工作范围是4．5～3 000MHz，传输比是1：l电路如图4所示，5脚是BALUN输入1脚是输出正端，3脚是输出负端分别將差分信号接到A／D转换器对应的差分输入端。由于ADC08D1000的差分输入阻抗是100Ω，所以在BALUN的差分输出上接了100Ω的电阻，将BALUN的输出阻抗转换为50Ω的差分阻抗。     该A／D转换器的控制接口有两种：一种是将相应的控制引脚接固定电平的简单控制在这种模式下不能使用时钟双边沿送数；另一種是基于SPI口的复杂控制，可以要低于l％)2.2 与FPGA数据接口电路    A／D转换器的数据输出是用的34对LVDS线进行传输，其中有2个16位的数据通道、1个输出数据鎖存时钟和1个溢出标志(这个溢出标志在2个通道的任何一个采集数据超出范围时有效)    LVDS的部分电平标准在ANSI／TIA／EIA一644中规定如表1所列。     在ADC08D1000中表Φ列出的3个参数都与该协议兼容，参数的解释如图5所示LVDS的驱动器和接收器都不依赖于特殊的电源电压(如5V)，因此LVDS很容易移至低供电电压(洳3．3V或2．5 V)。     对高速LVDS的电路设计和电路板走线来说有两个方面的问题必须引起高度重视：一个是接收端与走线的阻抗匹配问题；另一个就昰相同差分对走线必须紧密耦合，不同差分对之间的走线长度要一致    就第一个问题而言，LVDS的驱动器输出是一个驱动差分线对的电流源洏接收器具有高直流输入阻抗，因此需要在靠近接收器的地方有一个负载将电流转换成电压。在协议上规定接收端需要有100Ω的差分负载，所以在电路上需要在差分线对之间接一个10OΩ的电阻。LVDS的标准电流是3．5 mA，可以在负载上产生350 mV的电压驱动器的切换会改变流经电阻的电鋶方向，这样在接收端就可以产生有效的“1”和“O”电平然而，在高速信号传输过程中传输线的特性阻抗是比较大的，这就需要在上述的100Ω电阻和传输线之间进行匹配。在协议中建议采用差分微带线(microstrip)或者差分带状线(strip—line)来设计LVDS走线如图6所示，无论足微带线还是带状线嘟需要一个以上完整的等电势面(通常选地平面)，所以至少需要4层以上的PCB在本系统中，由于FPGA是484脚的FBGA封装所以采用了8层板，LVDS走线采用的是差分微带线差分微带线的特性阻抗需要设计为ZDIFF=100Ω，公式为： 式中：ZDIFF和Z0的单位为Ω。    式中的w、s、h、t如图6所示，其单位需要保持一致；εy昰电路板材料的介电常数，根据不同的电路板材料有不同的介电常数。因为LVDS上的数据速率只有500 Mbps(不是很高)所以在本设计中选择的是最常鼡的FR-4材料(俗称“玻纤板”)。玻纤板的介电常数是4．1～5．3如果速度超过lGbps，那么最好使用更小介电常数的材料(如GETEK介电常数为3．8～3．9)。公式Φ其他参数的设计需要根据制板厂家的工艺尺寸来确定本设计中，w、s、h均为4 mil(目前国内已经能达到的工艺1000 mil=25．4 mm)，t忽略由于在本设计中微帶线只是在顶层走线，所以顶层和第2层的距离是h     在第二个问题，相同差分对间走线的耦合上由于器件的引脚间距和过孔尺寸问题，要實现差分走线的任何地方都是4 mil是很困难的只能尽量缩短非紧耦合线路的长度，具体处理方法可以参见图7和图8的走线方式注意，差分对間的间距至少要大于3倍差分对的宽度因为差分对线的干扰在近距离的地方还是比较强的。对于高速信号电路板线上的延时是不能忽略鈈计的，这个延时与差分对线的w、s、h、εy相关还与走线长度成正比。因为在设计差分对走线时．对w、s、h、εγ均统一设置了所以一般只與走线长度相关。在本设计中将差分对线的长度定为4120 mil～4 180mil，走线长度和容限可以根据具体电路板的布局进行调整但是容限最好不要超过100 mil；否则，在接收的时候可能因为数据的相位相差过大而采集不到正确的数据     本系统选择的FPGA(Stratix II，EP2S60)上有足够的LVDS接收脚，还有LVDS接收器和解串器就没有必要去选择额外的LVDS接收器件；但是，对一些低端的FPGA来说LVDS接收脚不足或者没有，这时必须选择外部的LVDS接收器在选择接收器件时偠注意的是，接收端的100Ω电阻是器件内部提供还是需要外接。本设计选择的FPGA上的LVDS接收器已经带有这个电阻了但是LVDS时钟接口卜没有提供这個电阻，所以在图8上只有LVDS时钟接收端可以看到电阻 W，所以电源就比较好设计电源方案用常见的DC—DC加LDO就可以了，又因为电流不大所以LDO嘚选择范围比较大。芯片的模拟部分和数字部分的供电可以用电感隔开如图9所示。注意流过电感的最大电流不要超出所用电感的承受能力。     在电源的设计中还有一个问题要特别注意，那就是在LDO上电的瞬间会产生电压尖峰(voltage spike)这个尖峰的产生是由于上电瞬间，负载芯片只吸取很低的电流会造成电压瞬间出现一个高峰，对于ADC08D1000和可用以下公式计算出来：         在该公式中VINFSR是A／D转换器的最大输入量程，VIN(P-P)是实际的输叺被采样波形的电平幅度N是转换器的分辨率，fin是输入信号的频率当采用低通采样(即输入频率不超过奈奎斯特率)时，1 Gsps的采样率的最高输叺频率不超过500 MHz再假设是满量程输入，则总抖动容限时间要求为：         在设计外部振荡器时其性能参数要符合抖动的要求。因为与基本频率並存的其他频率也发挥极其重要的作用所以必须确保基本频率能量不会在频谱范围内过宽，且有比较低的杂散信号 结语    本文详细介绍叻一种基于高速转换芯片ADC08D1000的采集系统的设计和实现，对设计中的一些关键性问题给予了解决方案和详细的分析在超高速数据转换系统的設计中，需要面对很多的挑战这类转换系统是真正的混合信号系统，必须小心考量所有子电路的优缺点才能确保模／数转换器充分发揮其强劲的性能。

1引言 在当前信息化、数字化进程中信号作为信息的传输和处理对象，逐渐由模拟信号变成数字信号信息化的基础是數字化，而数字化的核心技术之一就是数字信号处理数字信号处理技术已成为人们日益关注的并得到迅速发展的前沿技术。DSP作为一种特別适合于进行数字信号处理运算的微处理器凭借其独特的硬件接单结构和出色的数字信号处理能力，广泛应用于通讯、语言识别、图像處理、自动控制等领域 2 DSP算法的主要特点及其硬件接单要求 数字信号处理是指将模拟信号通过采样进行数字化后的信号进行分析、处理、咜侧重于理论、算法及软件实现。数字信号处理算法具有如下一些主要的特点： ①信号处理算法运算量大要求速度快。不论是一维的语訁信号还是二维的图像信号，一般算法的运算量都很大且算法的实现都必须实时。 ②信号处理算法通常需要执行大量的乘累加运算仳如FIR滤波算法主要执行的是一个点积运算，也就是以乘、加为主的运算 ③信号处理算法常具有某些特定模式。比较典型的数字滤波器中嘚连续推移位 ④信号处理算法大部分处理时间花在执行相对小循环的操作上。 ⑤信号处理要求专门的接口一个非常重要的接口是把模擬信号与数字信号相互转换的ADC和DAC，另外大量的数据交换需要有高速的数据吞吐能力 从一开始，DSP的结构就是针对DSP算法模型进行构造的几乎所有的DSP都包含有DSP算法的特征。因此数字信号处理的上述特点要求DSP必须是专门设计的，典型DSP的设计满足数字信号处理的这样一些要求： ①单周期快速运算允许任意计算次序。 ②单周期内能取两个以上操作数保证快速的乘累加运算(MAC)。 ③能产生信号处理算法需要的特殊寻址如循环寻址和位翻转寻址。 ④有相应的硬件接单循环缓冲区能执行零开销的循环和转移操作。 ⑤具有串口、DMA控制器、定时器等丰富嘚外设资源 3 DSP的基本结构组成 3.1 多总线结构 微处理器内一般有两种基本总线结构：冯·诺曼结构和哈佛结构。这两种总线结构的结构框图如图1所示。冯·诺曼结构取指令、取数据都是通过同一总线完成。因此必须分时进行在高速运算时，往往在传输通道上出现瓶颈效应而DSP内蔀采用的是哈佛结构，它在片内至少有四套总线：程序的数据总线、程序的地址总线、数据的数据总线和数据的地址总线这种分离的程序总线和数据总线，可允许同时获取来自程序存储器的指令字和来自数据存储器的操作数互不干扰。有的DSP片内还包括有其他总线如DMA总線等，可在单周期内完成更多的工作 与哈佛总线结构相关， DSP广泛采用流水线以减少指令执行时间从而增加了处理器的处理能力。要执荇一条DSP指令需要通过取指、译码、取操作数、执行等几个阶段，DSP的流水线结构是指它的这几个阶段在程序执行过程中是重叠进行的即茬对本条指令取指的同时，前面的三条指令已依次完成译码、取操作数、执行的操作正是利用这种流水线机制，保证DSP的乘法、加法以及塖累加可以在单周期内完成这对提高DSP的运算速度具有重要意义，特别是当设计的算法需要连续的乘累加运算时 3.3 硬件接单乘法器 专用的硬件接单乘法器是DSP的特征之一，硬件接单乘法器的功能是在单周期内完成一次乘法运算 DSP内还增加了累加器寄存器来处理多个乘积的和，洏且该寄存器通常比其他寄存器宽这样保证乘累加运算结果不至于发生溢出。  3.4 多处理单元 DSP内部一般都包括多个处理单元如ALU、乘法器、輔助算术单元等。它们都可在单独的一个指令周期内执行完计算和操作任务而且往往同时完成。这种结构特别适合于滤波器的设计如FIR囷IIR。这种多处理单元结构还表现为在将一些特殊的算法作成硬件接单如典型的FFT的位翻转寻址和流水FIR滤波算法的循环寻址等。而且大部分DSP具有零消耗循环控制的专门硬件接单使得处理器不用花时间测试循环计数器的值就能执行一组指令的循环，硬件接单完成循环跳转和循環计数器的衰减 3.5 外围设备 DSP片内通常具有DMA控制器、串行口、定时器等外设，所以用户通常只需要外加很少的器件就可以构成自己的DSP系统DMA控制器可以在不干扰CPU操作的前提下，由其专用的数据存取通道独立完成接口到片内存储器之间的数据传输从而形成片内的高速数据通道。大多数DSP还支持IEEE1149．1标准用户通过JTAG端口可对DSP进行在线 实时仿真。 近年来DSP不断推陈出新，其硬件接单结构也有了很大的改进和提高DSP体系結构的革新在很大程度上受到应用需求的影响，其指令集的设计是面向存储器和数字信号处理算法来进行性能优化的当前高性能DSP结构的主在特点就是采用了各种并行处理技术，它可由两个途径实现：一种途径是基于VLIW、类RISC指令集等技术来增加单时钟周期并发的指令数；另一種途径是通过SIMD、增大总线字长或增加指令字的长度等技术来增加单指令周期并行执行的处理单元个数 TI公司TMS320C6X系列DSP就是采用了VLIW的体系结构，其结构如图2所示在VLIW处理器的硬件接单上，各功能单元共用大型寄存器堆由功能单元同时执行的各种操作是由VLIW的长指令来同步，它把长指令中不同字段的操作码分送给不同的功能单元相对于传统型DSP，VLIW处理器使用简单的指令集一条指令只完成一个操作。这个处理器将简單指令并行地发射出去并同时执行，有这样的多条指令构成一个超长指令字由于使用了简单指令集后，简化了译码和执行操作 VLIW技术極大地提高DSP的性能，但它也有缺点由于它的指令字长增加了，所以它较大地增加了程序存储器的占用空间使得DSP的成本随之增加。同时為了支持多个并行指令的执行这种结构的DSP要求有庞大的调整寄存器堆。 4.2 SIMD结构及其优缺点 SIMD处理器把输入的长数据分解为多个较短的数据嘫后由单指令并行地操作。它在目前一些高性能的DSP得到了应用如AD公司的ADSP21160系列DSP，如图3所示该结构内有两套包括ALU、桶形移位器、乘法器和寄存器堆等功能部件的运算单元，可在单周期内对不同的操作数执行两个及以上的乘法操作SIMD使总线、数据通道等资源充分 利用，并无需妀变信号处理的基本结构但是，这种结构只有处理并行算法时才是高效的对于那种算法中的结果作为下一操作输入的串行算法，SIMD处理器通常不使用 5 DSP结构改进的思考 过去的DSP结构设计主要是面向计算密集型的应用，而对控制密集型支持得不够而现实应用中很多场合需要信号处理和精确控制的有效结合，如数字蜂窝电话它要有监控和语言音处理的工作。现代的DSP将采用DSP／MCU的混合结构在保证计算能力优先嘚前提下，通过快速的现场切换、多执行部件并行执行等方式加强控制类操作的处理能力。将MCU核集成到DSP核中或者从整体上对DSP进行重新設计，使之兼有DSP和MCU的功能 另外，为解决速度、功耗、可编程之间的矛盾我们提出了一种新型的计算方式，它结合了现有微处理器和DSP的時间计算方式以及ASIC、FPGA解决方案的空间计算方式这种可重构DSP处理器的关键是它能同时进行时间和空间计算。它由一个计算元件互相连接的②维阵列构成每个阵列都有各自的逻辑单元和本地寄存器。连接这些计算元件的可编程连线借以对阵列的数据流架构动态重构从而可根据运行的具体任务而对其进行优化。由于可重构计算使开发人员可对其软硬件接单加以控制因此这些编译器将在需要运行的DSP的系统中實现真正的软硬件接单协同设计。

    您可以在自动流程中将一个 FPGA协处理器添加到 DSP系统中 　　视频、影像和电信市场的标准推动了异构可重配置 DSP 硬件接单平台的使用。就本文而言这些平台包括 DSP 处理器和 FPGA，它们提供的现成硬件接单解决方案可以解决视频、影像和电信设计中的偅大难题但仍不失产品差异化所需的足够的可定制性。　　据市场研究公司 Forward Concepts 于 2005 年发表的一则调查报告（图 1）称选择处理器和 FPGA 的主要标准不是器件本身，而是开发它们的工具这一概念对于包含 FPGA 和 DSP 处理器的平台亦应成立。图 1 – 2005 年 Forward Concepts 市场调查　　在 DSP 处理器和 FPGA 之间传统的 DSP 开发鍺通常选择前者，因为设计流程是已知的而异构系统的优点则难于评价。可重新配置的硬件接单平台限制了硬件接单自由度设计流程洇此而具有较高的自动化程度。这种自动化排除了设计的复杂性从而在 DSP 设计界进一步推广了硬件接单解决方案的优势。　　DSP 硬件接单平囼的优点　　FPGA 和 DSP 处理器具有截然不同的架构在一种器件上非常有效的算法，在另一种器件上却可能效率非常低如果目标应用要求大量嘚并行处理或最大的多通道流量，那么单纯基于 DSP 处理器的硬件接单系统就可能需要更大的面积、成本或功耗一个 FPGA 协处理器仅在一个器件仩就能提供多达 550 个并行乘法和累加运算，从而以较少的器件和较低的功耗为许多应用提供同样的性能（图 2）图 2 – 基于 FPGA 的 DSP – 并行　　尽管 FPGA 茬处理大量并行数据方面出类拔萃，但对于定期系数更新、决策控制任务或高速串行数学运算这类任务来说它们的优化程度比不上处理器。正是 FPGA 和 DSP 处理器的结合为广泛的应用提供了制胜的解决方案　　例如，对于采用模式识别技术的智能摄像机来说异构可重配置 DSP 平台鈳以作为理想的选择。FPGA 的并行处理能力非常适用于图像分割和特征提取而视频和影像 DSP 处理器则更适合统计模式分类等数学密集型任务。異构系统可以更好地利用流水线和并行处理这对于获得高帧速率和低延迟来说至关重要。 　　基于异构平台的设计流程的优点　　基于異构平台的设计流程把单独处理器和 FPGA 设计流程采用的设计自动化概念扩展到整个平台基于平台设计的基本原则是剔除基于硬件接单系统囷基于软件系统的“中间件”。这样就可以让缺乏或完全没有 FPGA 设计经验的 DSP 设计者能够评估和利用 FPGA 协处理器的性能、成本和功耗优势　　　　基于平台的设计流程应能自动生成内存映射、软件接口的头文件和驱动程序文件以及硬件接单的接口和中断逻辑。整体系统的改动对單个软件和硬件接单组件的影响有限（图 3）图 3 – 软硬件接单接口生成　　通过这种自动化，开发者个人不必再掌握设计 FPGA 硬件接单、DSP 处理器应用代码以及接口逻辑和软件所需的庞杂技术　　设计 FPGA 协处理器　　任何给定的技术中都有多种方法可以实现信号处理算法。算法步驟常常受到目标硬件接单的影响当目标是异构 DSP 硬件接单平台时，实现方法的选择就成了一个二步过程您必须首先选择最合适的硬件接單器件，然后再确定哪种实现方法适合该器件　　在可重新配置的 DSP 硬件接单平台上，处理器将作为主处理单元并且控制 FPGA而 FPGA 则用作协处悝器（其中，数据传入 DSP 处理器进行同步然后传出），或者用作预处理器或后处理器（其中数据从高速接口传入）。FPGA 的最佳用法取决于系统数据速率、格式和运行参数　　像德州仪器公司 DSP 的 Code Composer Studio 这类工具包含代码分析器，用来识别可以下载到 FPGA 的软件“热点”20% 应用代码占用 80% 鈳用处理器 MIPS 的情况并不罕见。　　需要一个接口将 FPGA 连接到硬件接单平台上独立的 DSP 处理器可重新配置的 DSP 平台通常能支持较多通用接口（如德州仪器公司的 16/32/64 位 Tic6x DSP 扩展存储器接口 (EMIF)，适用于系统控制和协处理任务）和较多高速串行接口（如 SRIO 或视频接口用于预处理和后处理操作）。　　系统中加入 FPGA 协处理器后软件实现就将由算法描述转变为数据传递与函数控制。对于应用软件开发者来说FPGA 协处理器将显示为一个硬件接单加速器，可以通过函数调用对其进行访问Xilinx 解决方案　　在MathWorks 的 Simulink 和 MATLAB 建模环境的基础上，Xilinx 为 FPGA提供了一个完整的 DSP开发环境浮点 MATLAB 中所描述嘚算法可以用 AccelDSP 支持硬件接单协同验证，用硬件接单上运行的实现过程取代部分软件模拟这样，您就可以验证硬件接单中的实现过程并且加速 Simulink 的模拟　　现在的 System Generator 在 FPGA 协处理器与德州仪器的 DSP 处理器之间自动生成基础架构，以这种方式支持基于平台的设计这种支持针对平台，朂初是为 Xilinx 视频协处理套件提供的System Generator 将来的版本将包括对其他平台的支持。　　用这种新型的自动方法System Generator 通过一些叫做“共享存储器”的特殊模块在软硬件接单之间提供一个抽象层。对于硬件接单开发者来说这种共享存储器的作用相当于 FIFO、RAM 或寄存器的一个端口（图 4）。图 4 – 囲享 System Generator 的 FIFO　　数据传入和传出 FPGA 的操作是通过对应用软件中的共享寄存器之一执行一个简单函数调用来完成的此函数调用在 System Generator 自动生成的驱动程序文件中予以定义。这个流程还支持中断生成以实现处理器和协处理器之间的有效执行。　　结论　　FPGA 的并行处理能力可大大改善视頻、影像和电信应用的性能、成本效率和功耗这些应用或者已经受益于并行 DSP 处理，或者需要优化的多通道处理依托基于平台设计方法嘚异构可重配置 DSP 平台使不熟悉 FPGA 设计的传统 DSP 设计者能够快速评估 FPGA 协处理器为其特定应用带来的好处。

摘要：根据设计要求利用Matlab 信号处理工具箱中的滤波器,可以很方便地设计出符合应用要求的未经量化的IIR滤波器, 并进一步用VHDL 语言加以描述, 通过编译、功能仿真、综合和时序仿真之後就可以在 FPGA 上实现了。此设计扩展性好, 在实际使用中, 可适当修改外围参数改变滤波器的频率响应, 根据不同的要求在不同规模的 FPGA 上加以实现 近年来由于半导体技术、计算机技术的成熟与迅速发展，使得科技与生活的密切结合尤其是数字信号处理的突飞猛进，以及许多组件嘚以数字化及一体化提供了小型、多功能、低成本与低功率消耗的特性。由于数字信号先天上优于模拟信号因此数字信号对噪声的免疫力远较模拟信号来得好，使得数字信号能长时间的保存或长距离的传输且比较不容易产生失真现象数字信号处理(Digital Signal Processing DSP)在通信与信息系统、信号与信息系统、自动控制、雷达、军事、航空航天、医疗和家用电器等众多领域得到了广泛应用。本设计是基于数字信号处理的基础上实现的IIR数字滤波，对于采集信号精度的提高具有借鉴意义。 2 硬件接单系统介绍 2.1 系统框图        系统硬件接单框图如图2.1所示主要由A/D转换、FPGA、存储器和Ｄ／Ａ转换四部分组成。 2.２部分芯片介绍 一个电路的性能与元器件的选择是密切相关的下面将从控制芯片、存储器、Ａ／Ｄ转換和Ｄ／Ａ转换四个方面介绍系统硬件接单设计。 数字信号处理芯片我们选用采用Xilinx公司的XC2S50型号的FPGA芯片。用FPGA进行数据采集存储的有以下优點：（1）FPGA采取有多少数据转换芯片用多少控制单元模块的策略功能控制模块与数据转换芯片是一一对应的关系，在硬件接单上保证了数據采集的完全并行性；（2）XC2S50芯片内有RAM块可以设计为数据缓冲，方便解决数据流阻塞的问题；（3）FPGA芯片读写速度较高在采集和存储速度嘟上不会存在任何问题；（4）FPGA的设计采用在线编程的方式进行，修改和调试都相当快捷、方便；（5）FPGA的外围电路除了一块配置芯片外不洅需要其他任何外围器件，集成度高可靠性强。 对于A/D和D/A转换芯片我们选用高精度的16位转换芯片ADS8402和MAX5631,有利于提高所测数据的精度。 2.３ 硬件接单工作过程 传感器采集的模拟信号经过ADS8402芯片以后转换为数字信号，将数字信号输入FPGA芯片中FPGA芯片采用IIR数字滤波算法对输入信号进行处悝，将处理后的信号一方面可以通过数字接口进行传输另一方面可以经AD变换以模拟量的形式输出，通过前后输出和输入信号的对比我們就可以直观的分析滤波效果。 3  IIR数字滤波器的原理和设计 数字滤波器是实现数字滤波的核心器件,按类型分为2大类:无限冲激响应 IIR和有限冲激響应FIR数字滤波器IIR数字滤波器在很多领域中有着广阔的应用前景,与FIR数字滤波器相比,它可以用较低的阶数获得高选择性,所要求的阶用存储单え少,且成本低、信号延迟小,同时还可以利用模拟滤波器设计成果,设计工作量相对较小。 3.1   IIR 数字滤波器的结构 由于高阶IIR滤波器可以用若干个二階网络级联起来构成对于每一个二阶基本节， 它可以用转置直接II型结构加以实现, 如图3.1所示 图 3.1　标准二阶部分的转换 3.2  滤波器系数的计算 該系统的设计指标为：模拟信号采样频率为2MHZ,每周期最少采样20点，即模拟信号的通带边缘频率为fp = 100KHZ阻带边缘频率fs = 1MHz，通带波动RP不大于0.1dB（通带误差不大于5%）阻带衰减AS不小于32dB。 本系统函数H(z)的计算采用MATLAB软件中数字信号处理工具箱比较方便其中有两个现成的函数可以使用：ellipord（Fp/π，Fs/π，Rp，As）函数用来计算数字椭圆滤波器的阶次N和3dB截止频率Fn而 上面的式子是直接型结构，它的实现需用的乘法器和延迟单元相对较多而且汾子和分母的系数相差较大，需要较多的二进制位数才能实现相应的精度要求如果采用二阶节级联实现，一来各个基本节的零点、极点鈳以很方便地单独进行调整二来可以降低对二进制数位数的要求。下面给出了一个直接型结构转为级联型结构的 文件即利用[b0,b,a]=dir2cas(b,a) ，可得b0 = 0.0271對该系数进行合理安排后可得式（3.2-2）： 为了使设计简便以及资源得充分利用，我们应该对系数进行进一步的量化将系数由小数转化为整數，根据需要主要考虑量化精度和系统资源两方面将二阶网络的系数同时扩大N倍后作为新的系数，然后再将输出网络的系数缩小N倍并鼡二进制数进行表示，如下表3.1所示： 表3.1滤波器系数扩大 系数 end process; end flex; 其中第二级乘累加器的源程序与第一级基本相似第一级的乘累加器输出为第②级乘累加器的一个输入，其余输入为第一级输出经过寄存器后的输出或为反馈回来的信号，输入时钟和复位信号相同第二级乘累加器的输出，也为总的输出。 4 结束语 该验证过程的输入信号是一个正弦100HZ信号在信号输出稳定后加上一个高脉冲200，一个低脉冲50在初始状態时，信号的值初始化为0当X信号经过连续的输入，信号逐渐稳定并输入IIR滤波器的差分方程进行滤波，将干扰脉冲滤掉输出100HZ稳定的正弦信号,该信号的通带衰减为0.09 dB，阻带衰减为32.7 dB满足设计要求。 参考文献 [1]

摘要： 本文提出了一种基于Xscale芯片的便携式视频终端硬件接单设备的设計方法首先介绍了便携式视频终端的特点以及在此基础上发展起来的OpenGL技术及标准。在此基础上提出了采用Xscale芯片的实现方案，并详细介紹了Xscale芯片的功能特点最后对视频图像的处理关键技术进行了适当改进，以便更适合在Xscale芯片实现并给出了实现结果分析。 在当今信息社會以多媒体为特征的信息技术和信息产业的发展及应用对人类社会产生的影响和作用愈来愈明显，愈来愈重要多媒体能改变信息的包裝，实现知识信息数字化为人们获得知识信息提供极大的方便和无穷的乐趣。友善的人机界面、多种多样的多媒体教学软件、诱人的电孓游艺节目、身临其境的多媒体导购系统、五花八门的信息家电和高效方便的网上查询等等无不渗透着多媒体的作用，它引导人们进入叻一个有声有色的世界同时，多媒体的发展和应用极大地推动了各行各业的相互渗透和飞速发展，大大改变了人类社会的上作环境和苼活方式可毫不夸张地说，多媒体产业的形成和发展不仅引起了计算机工业的一次革命，也正在深刻地影响人类社会发生巨大的变革 全球正兴起的便携式图像处理与显示终端市场，正刺激着对下一代具有复杂图像渲染TOR的手持移动设备的巨大需求同时，也预示着图像處理终端设备在便携设备中应用的技术挑战也给开发商带来了市场机遇。仅在两年前像手机这样的移动设备还仅是提供基本的图像处悝作为附加功能，正如可发送短信的手机几年前才出现一样用户很快便开始希望能在其手持移动设备上实现更复杂的图像功能。手持移動设备制造商们也顺势推出利用高级图像渲染特性、更复杂及互动式设备诸如高性能游戏终端、实时视频监控设备。随着性能的提高峩国针对图像视频手持移动设备的发展速度比世界任何其他地方的发展速度都要快。尤其是在工业控制、无人监控、机器人技术等等这些方面都有着巨大的市场需求。 真正的技术竟赛已从第二代具有图像渲染功能的手持移动设备开始厂商们将在纯技术性能方面展开前所未有的竟争，特别是一旦 API标准完全确立后就将几乎没有什么分歧一些人认为，制造商应该避免过快地扩展其平台以及制作一些其专有的擴展产业必须确保OpenGL ES标准API随市场一起发展。事实上OpenGL ES路线图己经确立，而且人们已经制定了OpenGL ES2.0虽然目前的API是基于状态机，但对于第三代手歭移动设备来说它必须发展成为基于Shader（着色引擎）的标准现在，API基于固定功能管线(Pipeline), 这种固定功能管线可以根据目前渲染条件来启用或禁鼡某些功能它使厂商能根据吞吐量、像素数量及类似功能来制造不同的终端设备。透过OpenGL ES2.0人们可对绘图管线中的某些元素进行编程，因洏使内容开发商能够精确定义如何处理顶点（Vertex）或像素这能不仅能为供应商提供更大的特性集与性能创新空间以及更大的差异化，尤其茬视觉品质及效果方面而且还能为开发商保留一个公共平台。 2        OpenGL数据处理流程 OpenGL是图形硬件接单的一个软件接口它的主要作用是将二维或彡维的对象绘入一个帧缓冲区中。对象被描述为一系列的顶点（用来定义儿何对象）或像素（用来定义图像）OpenGL对数据进行几个步骤的处悝从而将其转换成像素，这些像素将在帧缓冲区中形成最终需要的图形它包括以下两个主要部分：OpenGL基础，其主要解释基本的OpenGL概念例如什么是几何图元以及OpenGL如何实行客户端——服务器端的执行模式；基本OpenGL 操作，通过一个高层的模块图来说明OpenGL在帧缓冲区中处理数据并生成相應图像的过程 许多OpenGL命令直接影响诸如点、线、多边形、以及位图等OpenGL对象的绘制。而另一些命令例如那些用于反走或纹理操作的命令，主要用来控制图像如何生成还有一些命令则关注帧缓冲区的操作。图一是一幅较为详细的OpenGL处理流程图从图中我们可以看到，其中有三組箭头穿过了大多数阶段这三组箭头分别代表了顶点和与其相关的两个主要的数据类型——颜色值和纹理坐标。值得注意的是顶点首先組合成图元然后是片断，最后成为帧缓冲区中的像素一个OpenGL命令的效果，将很大程度地依赖于某特定模式是否有效例如，与光照有关嘚命令只有当启动了光照功能才能有效地生成一个适当的光照对象；如果要启动一个特定的模式，可调用glEnalbe()命令并且要提供一个适当的瑺量来确定该模式（如GL_LIGHTING）。调用glDisable()可以关闭一个模式 Productor）的构件。PXA270、PXA250和PXA210应用处理器就是作为便携设备而设计的ASSP而采用Xscale核的第一个应用处理器是Intel的80200，作为I/O应用图二是Xscale微结构的系统结构特征图。 图 二 ：Xscale微结构的系统结构特征图 Xscale核与StrongARM一样仍采用ARM架构，因此在处理器结构上与ARM處理器结构基本相同。并在流水线设计、DSP处理和指令设计中有很大改进Xscale超级流水线由主流水线、存储器流水线和MAC流水线组成。 其中主鋶水线由F1/F2、ID、RF、X1、X2和XWB等7级流水线构成：F1/F2为2级指令提取，ID为指令译码RF为寄存器文件/操作数移位，X1为ALU执行X2为状态执行，XWB为写回 FI/F2指令取级，Xseale为了便于分支指令的动态预测安排了Fl/F2两级流水线。分支目标缓冲器BTB和指令取单元IFU（Instruction Fetch Unit）在此2级流水线进行操作。ID指令译码级进行一般指令译码；检测未定义指令井产生异常；以及把复杂指令动态扩展为一系列简单指令，如LDM、STM和SWP 指令RF寄存器文件移位级，该级主要进行寄存器读、写；对于ARM架构的处理器在该级后半周期还进行移位操作。通过该级将为ALU执行、MAC操作、存储器写与协处理器接口提供相关的数據源XI 执行级，在该级中主要执行ALU计算，条件指令执行和分支目标确定X2执行级，该级包括了ALU的输出选择哪些需在下一级(XWB)写回寄存器Φ，以及程序状态寄存器PSR操作等XWB写回级，到达该级即写回寄存器文件部件RFU。在该流水线操作中会产生数据相关等问题Xscale采用旁路技术，来减少流水线的停顿 Intel Xscale内核与StrongARM一样，其指令也是有条件执行的Xscale可以修改条件码，使指令优化优化主要从以下几个方面进行：首先是優化条件检查，Xscale内核可以有选择性地修改条件码的状态如果遇到if-else和loop循环，那么就会减少比较指令的使用其次优化转移结构，转移会降低流水线的使用效率而转移的预测会提高使用效率。转移预测的数目会受到转移缓冲区数目的限制因为程序中预测转移指令的数目要遠远大于转移缓冲区的数目，所以减少转移指令会有助于优化再则对复杂的表达式如逻辑指令将会降低指令的使用效率，可以使用带条件码的指令来实现最后是对立即数和整数的乘除法的使用优化。Xscale内核制定在立即数加载进寄存器时必须使用MOV或者MVN指令还可以配合使用ORR、BIC和ADD指令设置一组常量。 对于彩色图像的分割方法因为既可以通过在颜色空间内划分像素来完成，也可以通过在空间上划分像素来完成其中基于图像中的空间信息的方法还可以分成两种，一种是利用图像区域（像素）之间的边缘进行图像分割为了获取边缘信息，人们┅般首先使用Sobel、Laplacian、Canny、等算子进行边缘检测然而，当图像中存在噪声时用算子得到的边缘常常是孤立的或者分小段连续的，即使采用边緣闭合的方法进行处理也很难得到区域的精确边缘。另一种是利用区域 （像素）之间的邻接和相似性进行区域生长和区域合并。区域苼长可以看作是区域合并的特例区域合并的关键问题是要制定合理的合并和停止合并的规则。Jseg在确定了种子区域以后采用了全局最优囮的规则进行区域生长，然后使用了基于阈值的区域合并完成图像分割K.Haris采用水线分割算法完成图像的初始分割，然后使用快速的区域合並算法将颜色距离最相近的区域进行逐步合并当图像中的区域达到设定数目时停止合并。 近来的研究表明融合多种信息更有利于取得匼理的分割效果。也就是既要在颜色等特征空间内考虑像素的优化分类又要考虑图像中区域（像素）之间边缘、邻接关系等空间信息。Milan Sonka通过理论和实验证明了综合使用颜色和边缘信息的分割算法能够比只使用颜色信息或者边缘信息的方法取得更合理的分割结果。 本文综匼了图像的颜色和空间信息提出了一种新的视频图像分割方法。算法完成颜色量化以后通过一个增量式的区域增长算法形成了对采集箌的静态视频图像的初始分割，此时的分割基本上是在颜色空间内对像素的划分然后本文融合区域的颜色信息、空间上的边缘和邻接关系信息，定义了区域距离并根据区域距离进行了分级的区域合并。 鉴于目前的图像视频质量没有统一的评价标准我们应用了普遍采用嘚主观视觉评价方式。通过一些图像的分割实验和实验分析对比本文提出的分割算法对于无显著纹理的视频图像具有良好的分割效果，其中的增量式区域增长有助于发现更多的图像细节而且停止区域合并的规则也十分有效。其分割结果可以用于基于区域的图像检索、基於对象的图像内容分析等在未来的工作中，可以将图像的纹理特征融入算法中图像质量将得到进一步的提高。 本文的创新点在于提出叻一种基于Xscale的便携式视频终端设备接口设计方案并设计了一种新的视频图像分割方法，通过试验验证达到了预期设计目标。但是迄今為止不但没有一个方法能够对所有图像都可以给出很好的分割结果，而且没有一个方法能够对由不同方法得到的分割结果给出与主观感覺一致的评价也没有一个理论来指导我们如何根据不同的图像选择合适的分割方法。由于图像分割的研究还缺乏一个统一的理论因此，在解决一些实际的图像分割问题时我们往往还是依赖于自己的知识和经验。这一切不但限制了图像分析和理解研究的发展也限制了機器视觉技术在工农业生产中的应用。