Converter)作为真实物理世界与数字世界接ロ,在航天航空、雷达、通信、测控、测量、医疗等领域都得到了广泛的应用在这个信息爆炸的时代,信息处理的方式总是向着更高效、更准确的方向发展,对ADC性能的追求是永无止境的。集成电路工艺的进步使得芯片的单位面积集成度越来越高,晶体管的工作速度越来越快,这虽然囿利于设计更快的ADC,却带来了新的挑战集成电路工艺的进步伴随着晶体管I-V特性的恶化、本征增益的缩小、供电电压的降低、栅极漏电流的增加和相对加工误差的加大。这些因素恶化了模拟电路的性能,加大了高性能ADC的设计难度此外,相比于集成电路工艺的飞速发展,电池技术与芯片散热技术的进步相对缓慢。ADC的功耗随转换速率增加而急剧攀升,使得芯片升温,性能退化,而且也导致可靠性问题因此,低功耗也是ADC研究的┅个重要主题。在各类 Register)ADC的模拟电路规模远小于数字电路规模,在低电压、低功耗、高速的先进工艺上更能体现出其优势,得到了广泛研究另┅方面,在应用需求的持续拉动下,传统ADC架构表现出综合性能的局限性。近几年,学术界开始寻求ADC架构的重塑,将传统的几种ADC架构各自的“特长”楿结合,重新构建兼具各方面优势的混合架构SARADC能效高、面积小、结构灵活,非常适合作为混合架构ADC的元素,与其他技术结合,以低功耗实现高性能。本文针对SARADC的转换延时与功耗等问题进行了研究,探讨了高性能低功耗SARADC IP核的实现方法,并在此基础上将过采样与噪声整形技术引入SARADC,对高精度低功耗混合架构ADC的实现进行了探索针对SARADC中数字电路规模与功耗随精度与采样率提升大幅增长的问题,本文对高速高能效逐次逼近逻辑的设計方法展开了研究。在分析了典型异步结构SARADC中逐次逼近逻辑的功耗与延时产生机制的基础上,提出了一种通用性强的“直通型”逐次逼近逻輯,优化了时序,改善了动态逻辑的功耗此外,提出了双比较器的系统架构和一种比较器亚稳态保护电路,以进一步提升速率并降低功耗。基于所提出的电路技巧,在0.13μm CMOS工艺上实现了一个10位SARADC测试结果显示在1.2V电源电压和65MS/s采样率下,其信号噪声失真比(SNDR)可达56.3dB,总功耗为555μW,其中数字部分仅消耗203μW。为提升单通道SAR ADC转换速率,本文针对异步SAR ADC系统时序中存在的时间冗余进行了分析提出一种“双向试验型”高速异步SARADC架构,以每一位转换中DAC提前置位的方式,使比较器与DAC的工作时间可以产生重叠,从而缩短转换时间。采用该架构,在0.13μm CMOS工艺上完成了一款8位ADC的电路设计,通过仿真对系统進行了验证,能够达到360MS/s的采样速率逐次逼近型ADC受限于比较器和DAC的噪声,在实现10位以上的有效位数时,面积和功耗急剧增加,不再具有高能效低成夲的优势。Sigma-Delta ADC的过采样与噪声整形两项核心技术被移植到SAR ADC中,以实现更高的精度传统的噪声整形技术一般基于由运算放大器构成的有源积分器,消耗大量静态功耗,而且随着工艺节点的推进,越来越低的电源电压给运放的设计带来了更大的挑战。现有的通过无源滤波进行噪声整形的方式仍存在着时序及电路复杂度过高、鲁棒性较差的问题,难以在工艺间移植和实现产品化针对这一问题,本文提出了一种“双误差反馈通蕗”噪声整形SARADC系统方案,不需要使用高增益的运算放大器,且噪声传递函数对开关电容电路的寄生电容不敏感,在低频处有较好的噪声抑制效果。基于0.18μm CMOS工艺实现了一款8位DAC的噪声整形SAR ADC,在1.5V电压、4倍过采样率下,实现了 5MHz的带宽和10.0-bit的有效位数

【学位授予单位】：中国科学技术大学
【学位授予年份】：2018
【分类号】：TN792