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　位同步的FPGA实现,论文完整打印版.doc 37页
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（2014届）
本科毕业设计（论文）资料
位同步的FPGA实现
院（部）：
电气与信息工程学院
电子信息工程
级： 1002班
指导教师姓名： 曹二莲
最终评定成绩：
湖南工业大学教务处
本科毕业设计（论文）资料
（2014届）
本科毕业设计（论文）
院（部）：
电气与信息工程学院
电子信息工程
指导教师姓名： 曹二莲
最终评定成绩：
2014年5摘要
同步是通信系统中很重要的一个过程，它可以使通信系统更稳定、更可靠、更准确，它是数字通信系统有顺序进行的技术支撑。同步分为位同步、帧同步和载波同步，我们对数字通信信号的同步除了载波同步和帧同步之外，还要进行位同步。位同步也就是保证接收端准确有效抽样判决数字基带信号序列的基础，一般位同步信号从解调后的基带信号中提取出来，同时也可以从已调频带信号当中直接提取位同步信号，一般可以进行一元中央位置采样的决定，最好是在接收元素结束时间采样的决定。位同步有插入导频法（一种外同步法）和直接法（一种自同步法），本文运用了数字锁相法提取位同步电路的方案，以大规模可编程逻辑器件FPGA为主控制器，以VHDL硬件描述语言为主要语言对其进行在线编程，在QuartusⅡ软件工具中进行仿真和调试，以达到功耗低、成本低、效率高的技术要求。
关键词：位同步；数字锁相电路；FPGA；VHDL；QuartusⅡ
Synchronization is a very important process in communication system, it can make the system more stable, more reliable, more accurate, it is the digital communication system has the technical support of the order. Synchronization is divided into bit synchronization, frame synchronization and carrier synchronization, we on the digital communication signal in addition to frame and carrier synchronization and bit synchronization. Bit synchronization is the basis to ensure the correct and effective decision receiver sampling digital baseband signal sequence,general synchronization signal is extracted from the baseband demodulated signals, but also can directly extract bit synchronization signal from the frequency band signal has, in general can be a central position sampling decisions, preferably in the receiving elements in the e
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历史上的今天
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blogTitle:'EDA xilinx',
blogAbstract:'\n\t\t\t\n\n\n&\n\n\n 10:59:21 | (转帖)EDACN 论坛Xilinx\n版帖子汇总V1.1\n\n\n\n\n\n&\n\n\n\nEDACN 论坛Xilinx 版帖子汇总V1.1\n\n前几天寻找yangfeng 版主的《EDACN\n论坛设计交流版帖子汇总》，却怎么也找不到了（上个月实验室失窃，和硬盘一起丢了）。突然想到做一个Xilinx\n版的。对着电脑四天后，终于总结了这些。先放到网上和大家分享，以后继续更新。在随后的文档里，我摘录了Xilinx\n版块中我能访问到的帖子的精华内容。包括hyzhangwang、keeny、firefighters、\nwestor、deve、mail007、丁丁、 yaoguaiws、santa 等在Xilinx\n版块十分活跃的大侠的精辟观点。由于工作量较大，在文档里没有一一列出回答是源至哪位网友，望见谅。本汇总帖子是Xilinx\n版块发帖人员和全体EDACN\n论坛集体智慧的结晶，希望能对大家有用。心里很急于和大家一同分享，这个版本难免会有不尽如人意的地方，随着论坛的发展，本文档的版本也会更新。同时，Xilinx\n版块里的珍宝也不是我这几',
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视频信号采集记录装置中关键技术研究
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光纤通信10Gb%2f级联码编码器的FPGA实现及通用有限域乘法器IP核设计论文.pdf 56页
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随着光纤通信技术的迅猛发展，光纤传输的距离越来越长，传输的数据量越来越大，对具有更高编码
增益的纠错码(FEC)的需求越来越迫切。通过级联码方法实现的超强纠错(EFEC)是控制信道差错的重
要方法，也是近年来纠错码领域的研究热点。
本文设计了满足G．975
1．4协议的光纤通信用100bps
为了实现10Gbps的速率，设计的EFEC系统采用了“比特的输入输出位宽。级联码编码系统由缓冲模块t
接而成，并行编码模块由8个RS串行编码器组成，交织模块则由另外的8块RAM和80转“模块组成。
BCH并行编码器由64个并行工作的串行BCH编码器组成。
在实现RS编码的过程中，通过合理的时序控制使得8个串行RS编码器在一帧数据的编码过程中使
用了两次，所以8个串行RS编码器完成了16个RS码字的编码。在交织的实现上，本文的交织采用了规
则的行列交织方式，但实现方式上较以往的行列交织有所改进。首先交织器不需要等数据全部存满后再读
出数据，其次实现交织器的存储单元本身就是配合RS编码器的缓存RAM。这一方面降低了交织器的输出
延迟，另一方面减少了交织器占用的存储单元。
编码器的环回测试以及与商用芯片对通测试。测试结果表明，在167MHz的频率下，编码器工作正常，实
现了10Gbps的编码速率。
有限域乘法器有者广泛的使用价值，是RS编解码器的重要单元。本文对有限域乘法器的原理和电路
结构进行了详细的讨论，设计了比特并行的通用有限域乘法器，通过对乘法器延迟面积的权衡处理，设计
O．18m工艺实现。文章的最后部分将有限域
了具有良好较低延迟和也路资源复杂度的乘法器，并用TSMC
乘法器设计成标准的IP核，根据工信部的软lP核交付规范提供了lP核交付的各个交付项。
关键词：10Gps，级联码，流水线，并行，FPGA，有限域乘法器，IP核
communicationisahot
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codefield．Inthis
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error-correcting
code’several
Gbpsencodingdesigned．Introducedby
theoryerror-correcting
codesareelaborated
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briefly．RS(Reed—Solomon)code
realizationand
ability,are
Hocquenghemcode)，whichadvantageseasy
strongcorrecting
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OFDM系统帧检测及同步算法FPGA设计与实现
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内容提示：OFDM系统帧检测及同步算法FPGA设计与实现
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