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数字显示电路设计实验报告
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旅顺校区-电工实验八组合逻辑电路设计实验题目及答案 组合逻辑电路设计实验一、综合设计实验要求1．每位同学依学号指定一个题号，学号紧挨的两人一组。2．所提供的芯片有：74LS00（2 输入四与非门，引脚图见指导书） ，74LS10（3 输入双与非门，引脚图见指导书） ，74LS04（6 个反相器，引脚图见指导书） 。3．实验前认真撰写“实验八 组合逻辑电路设计实验” 。要求设计思路清晰、步骤完整、说明详细具体。4．实验操作时间在 45 分钟内，其成绩以完成实验的质量，操作时间等多方面综合评定。二、组合逻辑电路设计实验题目题目 1：有 A、B、C 、D 四台电机，要求 A 动 B 必动，C 与 D 不能同时动，否则报警。试设计一个满足上述要求的逻辑电路。 设计要求： （学号为 1~10 的学生做）（1） 题目分析。列出真值表，写逻辑表达式并用卡诺图或逻辑代数化简。（2） 画逻辑图。用“与非门”和“非门”实现该命题。（3） 验证。在实验室根据逻辑图连接电路，验证结果是否与命题相符。（4） 解决突发问题。如果出现因芯片或其他原因而引起的结果错误时，能够根据具体的现象找到问题的原因。答案：A B C D Y0 0 0 0 00 0 0 1 00 0 1 0 00 0 1 1 10 1 0 0 00 1 0 1 00 1 1 0 00 1 1 1 11 0 0 0 11 0 0 1 11 0 1 0 11 0 1 1 11 1 0 0 01 1 0 1 01 1 1 0 01 1 1 1 10 0 1 00 0 1 00 0 1 01 1 1 1ABCD00 01 11 100100 CDBAY???1110需要 00、04 芯片各一个题目 2：四名学生中，A 在教室内从来不讲话，B 和 D 只有 A 在场时才讲话，C 始终讲话，试求教室内无人讲话的条件。设计要求： （学号为 11~20 的学生做）（1） 列出真值表，写出逻辑表达式并用卡诺图或逻辑代数化简；（2） 用“与非门”和“非门”元件分别组成控制 D1 和 D2 的逻辑电路。（3） 验证。在实验室根据逻辑图连接电路，验证结果是否与命题相符。（4） 解决突发问题。如果出现因芯片或其他原因而引起的结果错误时，能够根据具体的现象找到问题的原因。答案：A B C D Y0 0 0 0 10 0 0 1 10 0 1 0 00 0 1 1 00 1 0 0 10 1 0 1 10 1 1 0 00 1 1 1 01 0 0 0 11 0 0 1 01 0 1 0 01 0 1 1 01 1 0 0 01 1 0 1 01 1 1 0 01 1 1 1 0& &&&ABCDY1 1 0 01 1 0 00 0 0 01 0 0 0ABCD00 01 11 100100 DCBACY????1110需要 00、04、10 各一片题目 3：某学期开设四门课程，各科合格成绩分别为 1 分、2 分、3 分、4 分，不合格成绩为 0 分，要求 4 门总成绩要达到 7 分方可结业，设计其判别电路。设计要求： （学号为 21~35 的学生做）（1） 列出真值表，写出逻辑表达式并用卡诺图或逻辑代数化简。（2） 画出相应的逻辑图。（3） 连接电路，并验证是否符合命题要求。（4） 遇有特殊问题，能够分析并解决问题。答案：A B C D F0 0 0 0 00 0 0 1 00 0 1 0 00 0 1 1 10 1 0 0 00 1 0 1 00 1 1 0 00 1 1 1 11 0 0 0 01 0 0 1 01 0 1 0 01 0 1 1 11 1 0 0 01 1 0 1 11 1 1 0 01111&&&ABCDY0 0 1 00 0 1 00 1 1 00 0 1 0ABCD00 01 11 100100 ABDCDF??? 1 1需要 00、10 各一片&&&ABCDY
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时序电路实验报告
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【时序电路实验报告】实验五 时序逻辑电路(计数器和寄存器)-实验报告一、实验目的1．掌握同步计数器设计方法与测试方法。2．掌握常用中规模集成计数器的逻辑功能和使用方法。二、实验设备设备：THHD-2 型数字电子计数实验箱、示波器、信号源 器件：74LS163、74LS00、74LS20 等。三、实验原理和实验电路1．计数器 计数器不仅可用来计数，也可用于分频、定时和数字运算。在实际工程应用中，一般很少使 用小规模的触发器组成计数器，而是直接选用中规模集成计数器。2．(1) 四位二进制（十六进制）计数器 74LS161（74LS163） 74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。74LSl63是同步置数、 同步清零的4位二进制加法计数器。除清零为同步外， 其他功能与74LSl61 相同。二者的外部引脚图也相同，如图5.1所示。表5.1 74LSl61（74LS163）的功能表清零 RD 0 1 1 1 1 预置 LD × 0 1 1 1 使能 EP × × 0 × 1 ET × × × 0 1 × × 时钟 CP × （ A ） × DA × × × 预置数据输入 B × DB × × × C × DC × × × D × DD × × × QA 0 DA 输出 QB 0 DB 保 保 计 QC 0 DC 持 持 数 QD 0 DD 异步清零 同步置数 数据保持 数据保持 加 1 计数 工作模式3．集成计数器的应用――实现任意 M 进制计数器 ． 一般情况任意 M 进制计数器的结构分为 3 类， 第一类是由触发器构成的简单计数器。第 二类是由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。第一类，可利用时序逻辑电路的设计方法步骤进行设计。第二类，当计数器的模 M 较小时用 一片集成计数器即可以实现，当 M 较大时，可通过多片计数器级联实现。两种实现方法：反 馈置数法和反馈清零法。第三类,是由移位寄存器构成的移位寄存型计数器。4．实验电路十进制计数器同步清零法同步置数法六进制扭环计数器具有方波输出的六分频电路图5.1 74LS161（74LS163）外部引脚图四、实验内容及步骤1．集成计数器实验 （1）按电路原理图使用中规模集成计数器74LS163和与非门74LS00，连接成一个同步置数或 同步清零十进制计数器， 并将输出连接至数码管或发光二极管。然后使用单次脉冲作为触发 输入，观察数码管或发光二极管的变化，记录得到电路计数过程和状态的转换规律。（2）根据电路图，首先用D触发器74LS7474构成一个不能自启的六进制扭环形计数器，同样 将输出连接至数码管或发光二极管。然后使用单次脉冲作为触发输入， 观察数码管或发光二 极管的变化，记录得到电路计数过程和状态的转换规律。注意观察电路是否能自启，若不能 自启，则将电路置位有效状态。接下来再用D触发器74LS7474构成一个能自启的六进制扭环 形计数器，重复上述操作。2．分频实验 依据实验原理图用74LS163及74LS00组成一个具有方波输出的六分频电路。选择适当时 。钟输入方式及频率（CP接连续波脉冲） ，用双踪示波器观察并记录时钟与分频输出信号的时 序波形。五、实验结果及数据分析 1．集成计数实验 同步清零和同步置数的十进制加一计数器状态转换过程分别如下所示：六进制扭环形计数器的状态转换过程如下：不能自启的计数状态转换图 能够自启的状态转换图 分频实验成功实现了六分频输出，始终和输出波形如下所示：六、实验及改进 本次试验比较成功，通过本次试验，我掌握了同步计数器设计方法与测试方法，还掌握 了常用中规模集成计数器的逻辑功能和使用方法， 本次试验使我对数字电路设计有了更加深 刻的理解，加深了我对相关数电理论的认识，增加了学习数字电子技术的兴趣。本次实验中，关于同步置数的加一计数器和分频电路，都存在另外的设计思路，这也体 现了数字电路设计中的多样性，因此在实际设计中，我们应该努力拓展自己的思路，应用多 种角度去思考，以便设计出更加合理高效的电路。七、实验思考题解答 （1）同步计数器与异步计数器有何区别？计数器与分频器有何区别？ 同步计数器与异步计数器的主要区别在于同步计数器电路采用统一的时钟脉冲， 而异步计 数器则没有统一的时钟脉冲。分频器的时钟脉冲 CP 一定是周期信号，则输出信号也是周期 性，输出信号的周期是输入信号周期的 M 倍，反过来输出信号的频率是输入信号频率的 M 分之一。计数器的时钟脉冲 CP 不一定是周期信号，可以是随机脉冲，称为计数脉冲，则输 出信号也不一定是周期性。计数器工作目的是纪录计数脉冲个数（递加或递减）以及产生溢 出（进位或借位）信号。（2）集成计数器的同步清零和异步清零有和区别？ 同步清零的实现需要等待触发信号的触发， 而异步清零则可直接将电路状态置零， 不需要触 发输入。（3）如何判断计数器能否自启动? 从电路的任意状态开始，经过有限次状态变换，电路能够进入有效状态循环，则说明此电路 能够自启。（3）简述用双踪示波器测试多路信号的时序波形的方法。用双踪示波器同时观察两个频率有倍数关系的信号时,一般选用频率较低的信号作为示波器 的内部同步信号。这样操作比较容易得到稳定的观察波形。（4）在利用数码管或发光二极管观察电路的状态转换规律及用示波器观察时序波形时，时 钟输入方式及频率应如何选择？ 电路状态较少时应选数码管或发光二极管以单次脉冲作为触发输入观察状态转换规律， 对于 复杂的状态转换， ，应选用双踪示波器，以低频时钟信号作为同步信号，观察记录输出与输入时钟信号时序关 系和电路状态转换规律。
【时序电路实验报告】时序电路实验说明在实验原理图中的框图中， 第一步的产生环形脉冲是指产生 Q4~Q1 -&-&1000 ， 产 生 的 译 码 后 的 节 拍 电 位 是 指 T40~T41：-&-&0001，最后通过启停控制逻辑，启动，单 拍，停机控制 T40~T41 怎么输出。但是为什么环形脉冲没有 1111 这一个状态呢，为什么在 0111 就归零了呢？ 分析电路图可知， 因为节拍电位只有 4 个状态，所以在环形脉冲的设计中忽略了 1111，当然也可以设计成没有 0000 这个状态。先解释机器周期、节拍电位、时标脉冲。机器周期的时间宽度通常对应于一个内存存取周期， 即一个机器周期可以访 问一次内存。机器周期分为多种类型，如取指令周期、取操作数周期、执行周期 等。一条指令从内存中取出到被执行完需要若干个不同类型的机器周期，但任何 指令的第一个周期都是取指令周期，每个机器周期包含若干个节拍电位。节拍电位是控制操作顺序的信号，各节拍电位在时间上不重叠。节拍电位由 主振分频得到。其宽度对应于运算器执行一次算术/逻辑运算所需要的时间，一 个节拍电位包括若干时标脉冲。时标脉冲用来保证计算机内触发器的可靠翻转， 它的宽度为节拍电位的几分 之一。以上内容书上也有，下面举例来解释这 3 个概念。一条指令有分为取指周期，译码周期，执行周期。如比较熟悉的取指周期中 就有 FETCH1FETCH2FETCH3AR←PC DR←M，PC←PC＋1 IR←DR[7..6]，AR←DR[5..0]FETCH1，FETCH2，FETCH3 为 3 条微指令。每条微指令都对应相应的控 制信号，如 FETCH1 就是 ARLOAD 有效，其余控制信号均无效。时标脉冲是指在节拍电位中，产生控制信号逻辑的每个时钟信号；节拍电位 就是产生一组控制信号逻辑，FETCH1、FETCH2、FETCH3 分别对应 3 个节拍 电位；机器周期就是整个取指周期，包括 3 个节拍电位。下面解释实验原理图：第一个 7474 是产生清零信号和时钟信号，清零信号是当 Q2=1 时，在时钟 上升沿 CLRN=0，CLK=1，在其他时候 CLK 与 H 的信号一致。所以有 CLRN=(Q2?H)’，CLK=Q2+H。74175 是为了产生环形脉冲的，环形脉冲 Q4~Q1 为 -&-&1000，Q*表示次态，Q 表示现态。所以 Q4*=CLRN， Q3*=Q4?CLRN，Q2*=Q3?CLRN，Q1*=0，在 74175 中体现出来就是 4D=1， 3D=Q4，2D=Q3，1D=Q2。产生译码后的节拍电位可以根据卡洛图得逻辑表达式，除了 Q4~Q1 的几个 状态，其余的都作为无关项理解。Q4~Q1-&-&1000 对 应 T40~T41：-&-&0001，有：T40=Q4’， T30=Q2，T20= Q3?Q2’， T10= Q4?Q3’， 第二个 7474 和组合逻辑是产生启停控制逻辑的。通过产生的控制信号与 T40~T41 进行与运算，最后得到真正的节拍电位。QD 是通过锁存器产生，由于 单拍和启动信号都与周期有关， 也就是可以理解为，周期结束后单拍和启动信号 才发挥作用，一个是让输出全为 0，一个是输出为 T40~T41，所以通过 7474，来 控制信号什么时候有效，所以连接的时钟信号与 Q4 一致，单拍时 D=0，启动时 D=1，会发现中间有反馈信号，这个是因为单拍和停机都必须在启动状态下才有 效，所以有这样一个连接。另外在锁存器后连接了一个与非门和与门，这个我觉 得是用来判断优先级的，因为启动状态时，只有当单拍和停机都无效时 D=1，而 单拍和停机都有效时 D=0，当然中间的停机信号设计有问题。1.电路设计时序电路LIBRARY USE ieee.std_logic_1164. ENTITY SM1 IS PORT ( reset IN STD_LOGIC := &#39;0&#39;; clock IN STD_LOGIC; qd IN STD_LOGIC := &#39;0&#39;; dp IN STD_LOGIC := &#39;0&#39;; tj IN STD_LOGIC := &#39;0&#39;; t1 OUT STD_LOGIC; t2 OUT STD_LOGIC; t3 OUT STD_LOGIC; t4 OUT STD_LOGIC ); END SM1;复位信号 启动信号 启动信号 单步信号 单步信号 停机信号 停机信号时序脉冲信号 启动信号 单步信号 停机信号ARCHITECTURE BEHAVIOR OF SM1 IS TYPE type_fstate IS (idle,st1,s_st2,st4,st2,s_st3,st3,s_st4); SIGNAL fstate type_ SIGNAL reg_fstate type_ BEGIN PROCESS (clock,reset,reg_fstate) BEGIN IF (reset=&#39;1&#39;) THEN fstate &= ELSIF (clock=&#39;1&#39; AND clock&#39;event) THEN fstate &= reg_ END IF; END PROCESS; PROCESS (fstate,qd,dp,tj) BEGIN t1 &= &#39;0&#39;; t2 &= &#39;0&#39;; t3 &= &#39;0&#39;; t4 &= &#39;0&#39;; CASE fstate IS WHEN idle =& IF (NOT((qd = &#39;1&#39;))) THEN reg_fstate &= st1; ELSEreg_fstate &= END IF; t1 &= &#39;0&#39;; t2 &= &#39;0&#39;; t3 &= &#39;0&#39;; t4 &= &#39;0&#39;; WHEN st1 =& IF (((tj = &#39;1&#39;) AND NOT((dp = &#39;1&#39;)))) THEN reg_fstate &= st1; ELSIF (((dp = &#39;1&#39;) AND NOT((tj = &#39;1&#39;)))) THEN reg_fstate &= s_st2; ELSE reg_fstate &= st2; END IF; t1 &= &#39;1&#39;; t2 &= &#39;0&#39;; t3 &= &#39;0&#39;; t4 &= &#39;0&#39;; WHEN s_st2 =& IF ((tj = &#39;1&#39;)) THEN reg_fstate &= s_st2; ELSE reg_fstate &= s_st3; END IF; t1 &= &#39;0&#39;; t2 &= &#39;1&#39;; t3 &= &#39;0&#39;; t4 &= &#39;0&#39;; WHEN st4 =& IF (((tj = &#39;1&#39;) AND NOT((dp = &#39;1&#39;)))) THEN reg_fstate &= st4; ELSIF (((dp = &#39;1&#39;) AND NOT((tj = &#39;1&#39;)))) THENreg_fstate &= ELSE reg_fstate &= st1; END IF; t1 &= &#39;0&#39;; t2 &= &#39;0&#39;; t3 &= &#39;0&#39;; t4 &= &#39;1&#39;; WHEN st2 =& IF (((tj = &#39;1&#39;) AND NOT((dp = &#39;1&#39;)))) THEN reg_fstate &= st2; ELSIF (((dp = &#39;1&#39;) AND NOT((tj = &#39;1&#39;)))) THEN reg_fstate &= s_st3; ELSE reg_fstate &= st3; END IF; t1 &= &#39;0&#39;; t2 &= &#39;1&#39;; t3 &= &#39;0&#39;; t4 &= &#39;0&#39;; WHEN s_st3 =& IF ((tj = &#39;1&#39;)) THEN reg_fstate &= s_st3; ELSE reg_fstate &= s_st4; END IF; t1 &= &#39;0&#39;; t2 &= &#39;0&#39;; t3 &= &#39;1&#39;; t4 &= &#39;0&#39;; WHEN st3 =& IF (((tj = &#39;1&#39;) AND NOT((dp = &#39;1&#39;)))) THENreg_fstate &= st3; ELSIF (((dp = &#39;1&#39;) AND NOT((tj = &#39;1&#39;)))) THEN reg_fstate &= s_st4; ELSE reg_fstate &= st4; END IF; t1 &= &#39;0&#39;; t2 &= &#39;0&#39;; t3 &= &#39;1&#39;; t4 &= &#39;0&#39;; WHEN s_st4 =& IF ((tj = &#39;1&#39;)) THEN reg_fstate &= s_st4; ELSE reg_fstate &= END IF; t1 &= &#39;0&#39;; t2 &= &#39;0&#39;; t3 &= &#39;0&#39;; t4 &= &#39;1&#39;; WHEN OTHERS =& t1 &= &#39;X&#39;; t2 &= &#39;X&#39;; t3 &= &#39;X&#39;; t4 &= &#39;X&#39;; report &Reach undefined state&; END CASE; END PROCESS; END BEHAVIOR;波形图验证：实验内 容 仿真文 件 End time 管脚名时序电路实验 shixu.vwf 5us 管脚功能 0-50 50-100 100-325 325-450 Grid size 50ns时间(ns) 45 0-5 00 50 0-5 75 600-70 0 700-850 850-900clk reset qd tj dp t[4..0]时钟信号 置位信号 启动信号 停机信号 单步信号 时序信号 0 1 0 0 0000 启动时 序发生 器，但 并未产 生时序 脉冲 0 1-&0-&1 0 0 0 1 0 0 0 1时钟上升沿 0 1 0 1 0 1 0 0 0 0 1 0 0001 停机状 态优 先，即 使此时 处于启 动 0 1-&0-&1 0 1
-&0100 单步状态 优先， 即使此时 处于启动 1 0 0 0 0000 复位状态 优先，之后 若未启动， 单步状态 无效0-&1-&0 0 10-&010 0-&10-&01 00-&1000 单步状 态机器 发出一 个 CPU 周期就 停止功能说明启动时序发生器， 停机状 T4~T1,周而复始 态是， 的发送出去 机器不 产生时 序脉冲实验结论验证成功 实验箱验证验证仪器 管脚名 clk reset qd tj dp t[4..1]FLEX10K 系列的 EPF10K20TC144-3 芯片 DDA-I 型实验箱 管脚功能 时钟信号 置位信号 启动信号 停机信号 单步信号 时序信号 管脚分配 1 122 83 82 80 81 118， 11,7,116, 114 1 0(无效) 0(无效) 0000 0 X X 0001-& 0010-& 0100-& 1000-& 0001 启动时 序发生 器， T4~T1 周而复 始发送 出去 1 1 0
0(无效) 1 0 1 0100-&
1 1000 情况 4 5 6 1(有效) X X X 0000 时钟上升沿功能说明启动时 序发生 器，但 并未产 生时序 脉冲停机状 态是， 机器不 产生时 序脉冲单步状 态，机 器只发 出一个 CPU 周 期就停 止停机状 态优 先，即 使此时 处于启 动复位状 态优 先，之 后若未 启动， 单步状 态无效实验结论实验操作正确，验证正确实验日志 思考题(1)时序电路实行了哪几种启停控制逻辑？ 答：实现了启动、单拍、停机等控制信号来控制 (2)举例说明机器周期，节拍，脉冲。答机器周期：从内存中读取一个指令字的最短时间。本实验中，相当于输出一组 T1、T2、T3、T4 节拍脉冲所用的时间 节拍与脉冲：一个节拍电位表示一个 CPU 周期的时间。一个节拍电位中包 含若干个节拍脉冲，节拍脉冲表示较小的时间单位。(3)如何进入单步运行状态？ 答先置 dp=0,tj=0,qd 由 0 变化到 1，然后令 dp=1,即可使机器进入到单步 运行状态中。其用途为：每次只读取一条指令，可观察当前执行结果。(4)时序电路参考电路图 4-5-3 中的停机控制电路未能实现停机功能， 如何修改？ 答：实现全停全停全停全停功能，电路修改如下：7474 CLRN 的输入为 TJ 的反，通过反相器实现，原来为直接接高电平。即在使得 TJ=1 的时候，CLRN 有效，则清零，即全停。停暂停功能，电路修改如下实现暂停暂停暂添加一个新的输入控制信号，将其与 H 的反做或运算，运算的结果作为图 中 7474 的时钟的输入。日志 1.时序电路响应 QD 低电平时启动， 试述 VHDL 中如何如果实现响应 QD 下 降沿？(1)qd IN STD_LOGIC := &#39;0&#39;;//改为 qd IN STD_LOGIC := &#39;1&#39;; (2)CASE fstate IS WHEN idle =& IF (NOT((qd = &#39;1&#39;))) THEN//改为 IF (NOT((qd = &#39;0&#39;))) THEN reg_fstate &= st1; ELSE reg_fstate &=END IF;2.时序电路中状态及产生连续节拍脉冲 T1+T2+T3+T4，脉冲间是连续无延 时，试述如何修改产生脉冲 T1+3clock+T2+5clock+T3+7clock+T4(3clock 表示 3 个时钟周期延时)? 答：用 TJ 信号控制，此信号控制相应的周期延时。
【时序电路实验报告】实验六 时序逻辑电路测试及研究一、实验目的1、掌握计数器电路分析及测试方法。2、训练独立进行实验的技能。二、实验仪器及器件1、双踪示波器、实验箱 2、实验用元器：74LS00 1 片 74lS73 2 片 74LS175 1 片 74LS10 1 片三、实验内容、测试电路及测试表格1、异步二进制计数器 (1) 按图5.1 接线。(2) 由CP 端输入单脉冲，测试并记录 Q1―Q4 状态及波形(可调连续脉冲)。表6.1 Q4 0 1 2 3 4 5 6 7 8 0 0 0 0 0 0 0 0 1 Q3 0 0 0 0 1 1 1 1 0 Q2 0 0 1 1 0 0 1 1 0 Q1 0 1 0 1 0 1 0 1 0 9 10 11 12 13 14 15 16 Q4 1 1 1 1 1 1 1 0 Q3 0 0 0 1 1 1 1 0 Q2 0 1 1 0 0 1 1 0 Q1 1 0 1 0 1 0 1 02、异步二―十进制加法计数器 (1) 按图5.2 接线。QA、QB、QC、QD 4 个输出端分别接发光二极管显示，CP 端接连续脉冲或 单脉冲。(2) 在CP 端接连续脉冲，观察CP、QA、QB、QC、QD 的波形。(3) 画出CP、QA、QB、QC、QD 的波形。表6.2 QD QC QB QA QD QC QB QA0 1 2 3 4 50 0 0 0 0 00 0 0 0 1 10 0 1 1 0 00 1 0 1 0 16 7 8 9 10 110 0 1 1 0 01 1 0 0 0 01 1 0 0 0 00 1 0 1 0 13、移位寄存器型计数器 (1) 按图5.3 接线构成环形计数器，将A、B、C、D 置为1000，用单脉冲计数，记录各触发器状态。表6.3 A 1 2 3 4 5 1 0 0 0 1 B 0 1 0 0 0 C 0 0 1 0 0 D 0 0 0 1 0(2) 改为连续脉冲计数，并将其中一个状态为“0”的触发器置为“1”（模拟干扰信号作用的结果），观 察计数器能否正常工作。分析原因。分析：输出端没有任何波形，故计数器没有正常工作。这是因为在这个计数器循环中，当有且只有一 位被置“1”时，才可以进入有效循环。而出现两个“1”时，不在有效循环内，故无法工作。从此部分实验，我明白了设计时序电路最后一步要检查电路是否能经过若干个有效循环后进入自启 动。因为有些同步时序电路设计中会出现不在循环内的无效状态，开始很有可能是无效状态，故应检查自 启动能力。时序逻辑电路的特点时序逻辑电路是指任意时刻的输出状态不仅与该时刻的输入信号状态有关，而且还与信 号作用前电路的状态有关，在电路结构上，必定含有具有记忆功能的存储电路。在任意时刻的输出状态不仅与该时刻的输入信号状态有关，而且还与信号作用前电路的 状态有关，其结构特点是由存储电路和组合电路两部分组成。时序电路的状态是由存储电路 来记忆的，因而在时序逻辑电路中，触发器是必不可少的，而组合逻辑电路在有些时序电路 中则可以没有。时序电路又分为同步时序逻辑电路和异步时序逻辑电路两大类。在同步时序 电路中，所有触发器的时钟输入端 CP 都连在一起，而在异步时序逻辑电路中，外加时钟脉冲 CP 只触发部分触发器，其余触发器则是由电路内部信号触发的。
【时序电路实验报告】专业：电气工程及自动化 姓名：邓思原实验报告学号： 日期：1 月 5 日 地点：东三-310课程名称：电路与电子技术实验Ⅰ 指导老师：李玉玲 成绩：__________________ 实验名称：实验 25 时序逻辑电路设计、实验 27 脉冲分配器 实验类型：_____ 同组学生姓名：__一、实验目的和要求1、加深理解时序电路的工作原理； 2、学习时序电路的设计与调试； 3、掌握时序集成电路的应用。二、 实验内容和原理原理1、同步十进制加法计数器设计（给定条件为 74LS107 双 JK 触发器两片和 74LS11 三输入与门一片） ①画出状态转换图②列出状态表，得出对 JK 的要求③求 JK 的函数式（用卡诺图求，1010 至 1111 六种当无关项处理）④实验驱动方程，按表达式画出电路图2、脉冲分配器原理和设计②画出状态转换图②列出状态表③求 D 的函数式④根据表达式画出电路图内容1、用 74LS107 型 JK 触发器和 74LS11 三输入与门设计一个 8421BCD 码的同步十进制加法计数器； 2、用 74LS74 型 D 触发器和 74LS55 与或非门设计脉冲分配器电路。三、主要仪器设备芯片 74LS107 双 JK 触发器两片、74LS107 型双 J--K 触发器两片、74LS11 三输入与门一片、74LS00 与非门一片和与 74LS55 或非门三片；实验面板；导线；示波器等。四、操作方法和实验步骤装好芯片，按图接线，进行调试，记录波形图。1、调试过程 同步十进制加法计数器①连接好电路，输出连发光管，用 1Hz 信号或手控脉冲作为计数脉冲进行调试； ②输出连数码管模块的 D、C、B、A，计数脉冲用 1Hz 信号或手控脉冲，观察显示结果； ③加入 1kHz 的方波作为计数脉冲，用示波器观察 CP 及 4 个输出端的波形，记录实验波形； ④检查电路能否自启动。先将输出置成无效态，然后再加入计数脉冲。脉冲分配器①连接好电路，用手控脉冲作为计数脉冲进行调试（1）X=“1”时的功能；（2）X=“0”时的功能；（3）检查自启动功能。②加入 1024Hz 的方波作为计数脉冲，用示波器观察 CP、QA、QB、QC 的波形，记录实验波形。2、注意事项 ①实验前应检查芯片的逻辑功能； ②由于实验箱上 1Hz、 1KHz 信号驱动能力有限， 可在 1KHz 信号后接非门以增强驱动能力。五、实验数据记录和处理波形图照片：1、同步十进制加法计数器 CP 端与 Q0 端Q0 端与 Q1 端Q1 端与 Q2 端Q2 端与 Q3 端2、脉冲分配器 X=1 X=0C P 与 QAQA 与 QBQB 与 QC六、实验结果与分析实验结果达到预期效果。接线成功后分别实现了十进制计数和所需脉冲信号。同时，所得波形图也与 理论分析相一致。七、讨论、讨论1、如何实现时序电路的功能？ 答：设计时序逻辑电路的一般过程为分析题意，选定所需的状态数和触发器个数→根据题意，画出状态转换图→进行状态化简，合并等价 状态→状态分配， 将所需状态用各触发器的输出组合来表示→列出初态到次态的状态转换以及实现状态转 换对各触发器输入端的要求→求出各触发器激励端和电路输出的逻辑函数表达式→根据各触发器输入端 的逻辑函数表达式画出完整的电路图→校验电路能否自启动，不呢自启动时要重新作出设计。2、怎样应用 GOS-6051 测量本实验的现象？ 答：除了可用脉冲或手控脉冲作为计数脉冲用数码管或电平显示直截了当的验证方法外，也可采用示 波器观测实验结果。如将 1024Hz 的方波作为计数脉冲，细心调节示波器，用第 4 题的方法观测各信号端 的波形图，得出时序关系，分析时序图完成的功能，与理论相比较。3、三相脉冲分配器电路能否自启动？若不能自启动，如何用一个三输入与非门设计自启动电路？ 答：如果没有加入自启动的电路，则不能实现自启动。其中，自启动的实现是利用触发器的异步复位和置位端，当出现 000 和 111 状态时，将 QAQBQC 置成有效状态。如设计为、即可完成自启动的功能，当落入无效 、循环 000 或 111 时， 其将将 QAQBQC 置成 100， 进入有效状态而开始循环。也可设计为 ，其将 000、111 置为 110，实现自启动。4、示波器观察波形时，如何观察 CP 及各个输出的时序关系？ 答：由于我们所用的示波器为 GOS-6051 型二踪示波器，只有两个信号端，无法同时测出所有端口的 波形。所以，我们采用两两测量的方法，如十进制计数器的实验中，我们分别测量 CP 端与 Q0 输出端、 Q0 与 Q1 输出端、Q1 与 Q2 输出端、Q2 与 Q3 输出端的波形图，得到两个信号之间的时序关系，再综合 在一起，得到各个信号一起的时序关系。心得作为本学期的最后一次实验， 我却做得并不顺利。实验过程中， 在我接线完成后， 却得不到实验结果， 计数器只在 0、1、9 之间跳动，而在检查接线无误、用力按住线无果后，我只好进行了 4 次重新连线，可 依旧未出现实验结果，在锲而不舍地检查每根导线的好坏（有两根坏线）、芯片的逻辑功能正确后，所得 结果稍微好转，但仍不正确。用逻辑笔测出了问题但不知怎样解决。上午的时间已到，只有作罢。后面， 我抽出空余时间，到数电开放实验试继续战斗，用了一块别人推荐的实验板，导线全是 10cm 长（都是好 的），每一根导线仔细连接保证不出错，对需要接好多次的输出端（如计数器里的 Q0）采用错开或连环 布线，最终，顺利地得到了实验结果，看着数码管的数字从 0―9 的循环，心中异常激动，忙叫老师进行 验收。也许是心情更加舒畅，也许是实验板比较好用，脉冲分配器的电路只用了不到 15 分钟的连线便得 出正确实验现象。本次实验的两个接线其实并不复杂，想清原理，对着引脚图和驱动方程能很清晰地明白怎样接线。两 个接线 4 个小时和 15 分钟的对比说明了在实验中实验心情、大脑清晰程度和实验器材的好坏也对实验的 高效率完成有着重要的影响。经过一学期多次与示波器打交道，示波器的使用也变得更加娴熟。本次用示波器测量时，要选择频率 低的信号输入通道作为示波器的触发源，这样更方便得到稳定的波形。缜密的设计过程，清晰的接线思路，仔细的连接过程，加上好的实验设备与好运气，出错后认真地检 查调试，便能高效率地完成实验任务。希望在下周的考试中，我能怀着放松愉悦的心情，按照如前所述， 取得实验的成功。
【时序电路实验报告】实验 5 时序电路实验 时序电路实验预习实验报告疑问疑问1、 时序电路的组成原理和控制原理分别是什么？ 2、 计算机中的周期，节拍和脉冲之间有什么关系？实验报告 一、 波形图波形图：Endtime:2.0us 信号设置信号设置 clkresetqdtjdpt1，t2，t3，t4， ， ， 仿真波形 Gridsize:25.0ns 参数设置参数设置：时钟信号，设置周期为 25ns 占空比为 50%。重置信号， 用于清除当前状态机的状态， 二进制输入， 高电平有效。启动信号，用于启动状态机，二进制输入，低电平有效。停机控制信号，用于使状态机保持当前状态，二进制输入，高电平 有效。单拍执行信号， 用于使状态机输出且仅输出一次脉冲，二进制输入， 高电平有效。节拍脉冲信号，二进制输出，高电平时有效。１．初始状态(0-25ns)：reset=1,qd=1,tj=0,dp=0，此时为初始化状态，无输出; ２．启动(25-550ns)：保持 reset=0,使 qd=0，则四个节拍脉冲依次有效； ３．停机(550-650ns)：保持 tj=1，则节拍脉冲停留在 t2 的状态； ４．单拍(650-1000ns)：恢复 tj，使 dp=1，则经过一个周期的节拍脉冲后不在产生节拍 脉冲； ５．单拍(ns)：使 qd=0 再次启动状态机,保持 dp=1,则输出一个周期的节拍脉 冲后将不再有节拍脉冲输出，在单拍状态为结束时再次使 qd=0，启动状态机，最 后恢复 dp，也不再有节拍脉冲出现，此时，节拍的出现主要由 qd 来控制。６．重置(ns)：使 reset=1，此时，所有状态都恢复到初始值。结论结论本实验的设计能正确实现模拟状态机的重置，启动，停机，单拍功能，故电路设计正 确。二、实验日志预习疑问解答预习疑问解答1、 时序电路的组成原理和控制原理分别是什么？ 答：各种计算机的时序电路不同，但基本结构一样。时序电路实验的功能就是产生一系 列的节拍点位和节拍脉冲，它一般由时钟脉冲源，时序信号产生电路，节拍脉冲和读写时序 译码逻辑，启停控制电路等部分组成。时序电路的结构及原理框图如图所示T4~T1 启动 信号：单拍 停机 节拍脉冲 T40~T10 转换为节拍脉冲的逻辑电路 启停控制逻辑 时序脉冲源 H Q4~Q1 环形脉冲发生器2、 计算机中的周期，节拍和脉冲之间有什么关系？ 答：CPU 每取出并执行一条指令所需要的时间通常叫做一个指令周期，一个指令周期 一般由若干个 CPU 周期（通常定义为从内存中读取一指令字的最短时间，又称机器周 期）组成。时序电路最简单的单位体制是“节拍电位―节拍脉冲”二级体制。一个节拍 电位表示一个 CPU 周期的时间，在一个节拍电位中，又包含若干个节拍脉冲，节拍脉 冲表示较小的时间单位。指令周期，节拍点位（机器周期） ，节拍脉冲之间的关系如图 所示：时钟周期 T P0 节拍电位 P1 P2 P3 C0 节拍脉冲 C1 C2 C3思考题思考题：１． 时序电路实行了哪几种启停控制逻辑？ 时序电路用启动，停机，单拍三种控制信号来控制 T1-T4 的发送，使原始节拍脉冲变 成 CPU 真正需要的节拍信号 T1-T4。２． 举例说明机器周期，节拍，脉冲？ 如本次实验中，机器周期就是 CLK，节拍就是四个脉冲循环一次所用的时间，脉冲就 是 t1，t2，t3，t4 单次触发用的时间。３． 单步运行状态如何进入？用途是什么？ 单步运行状态进入的方式是在状态机启动后，且不为停机状态时，使单拍信号有效，即 dp=1。其用途是实现状态机产生一个节拍，即 t1，t2，t3，t4 单个脉冲循环且仅循环一次。４． 时序电路参考电路图 4．5-3 中的停机控制电路未能实现停机功能，如何修改？ 实现全停：实现暂停：实验中遇到的问题实验中遇到的问题遇到的问题 １． 在制作状态机的时候，有些参数忘记了是怎么设置的了。找出了上个学期 EDA 实验书，又请教了一下别的同学，还是搞出来了。２． 编译时出错，提示 entity 有问题。原因是我将状态机的名字和状态机生成的 VHDL 的名字及最终的顶层图的名字都设置 成了一样的，将状态机的名字改成其他的非工程名就可以了。实验心得实验心得：}