产生ram NGC的时候选错器件类型了吧？
UID952879&帖子18&精华0&积分937&资产937 信元&发贴收入130 信元&推广收入0 信元&附件收入0 信元&下载支出703 信元&阅读权限30&在线时间52 小时&注册时间&最后登录&
我不是特别理解，你能不能说的仔细一些，谢谢啦~
UID378283&帖子1194&精华0&积分11392&资产11392 信元&发贴收入6255 信元&推广收入0 信元&附件收入17124 信元&下载支出12112 信元&阅读权限70&在线时间1218 小时&注册时间&最后登录&
你ISE使用的版本，选用的器件型号，比如S6 45等参数，和你COREGEN生成使用的版本，里面使用的器件参数等最好一致。
UID174964&帖子156&精华0&积分-5&资产-5 信元&发贴收入995 信元&推广收入0 信元&附件收入0 信元&下载支出1173 信元&阅读权限1&在线时间39 小时&注册时间&最后登录&
[通过 QQ、MSN 分享给朋友]
有奖下载(12月）：半导体大讲堂系列 之二 -高级逻辑和存储器件的缺陷表征（56页PPT）
附送300信元。module confirmpulse ( clk, rst,start,highin,lowin,pulse);
input clk, rst,
input [15:0]
input [15:0]
output pulse
module confirmpulse ( clk, rst,start,highin,lowin,pulse);
input clk, rst,
input [15:0]
input [15:0]
reg [15:0]count0,count1;
reg highst,
always @( posedge clk or rst)
count0<=0;
count1<=0;
else if(start)
highst<=1;
always @(posedge clk)
if(highst)
count0 <= count0 -1;
if(count0==1)
highst<=0;
highst<=1;
always @(posedge clk)
count1 <= count1-1;
if(count1==1)
highst<=1;
endmodule
综合时出现错误：ERROR:Xst:902 - "cofirmpulse.v" line 13: Unexpected rst event in always block sensitivity list.
把rst删了之后还是出错:ERROR:Xst:528 - Multi-source in Unit
因为你没有编译glbl.v文件。需要在仿真脚本文件里添加vlog D:/ise14.5/setup/14.5/ISE_DS/ISE/verilog/src/gl...
ISE离子选择电极
SCE饱和甘汞电极
UV-VIS紫外-可见分光光度法
HCL 水平中心线/盐酸???
AAS原子吸收分光光度法
UVD紫外检测器
电源灯会亮吗？如果不会亮估计就是硬件故障了
应该有的。
希望对你有帮助
麻烦好评，谢谢
答: 机械密封是靠一对或数对垂直于轴做相对滑动的端面，在流体压力和补偿机构的弹力（或磁力）作用下保持贴合并配以辅助密封而达到阻漏的轴封装置。
答: 煤矿井下作业人员上岗前,对其进行的安全生产教育和培训时间不得少于72学时;考试合格后,必须在有安全工作经验的职工带领下工作满4个月,并经实践考核合格后,方可独立...
答: 电子科学偏理论，搞半导体集成电路的
答: 电机工程学学科教育编辑电机工程师通常会经过“电机工程学”、“电子工程”或“电力电子工程”等名目的学位教育
大家还关注
确定举报此问题
举报原因(必选)：
广告或垃圾信息
激进时政或意识形态话题
不雅词句或人身攻击
侵犯他人隐私
其它违法和不良信息
报告，这不是个问题
报告原因(必选)：
这不是个问题
这个问题分类似乎错了
这个不是我熟悉的地区
相关问答：123456789101112131415ISE,很全面的ISE论坛 - 电子工程世界网
ISE相关帖子
悉。2）做算法的必须熟悉sysgen的使用。说的容易了，sysgen画画图也没那么容易哦，你要熟悉使用各种滤波器，理论知识要求起点就不小。3）充分理解FPGA从上而下的设计原则，能够编写中等程度的FPGA详细设计方案。4）熟悉时序优化，时序收敛，区域约束等知识。并且能运用到编程之中，解决菜鸟们解决不了的“不科学”的问题。说白了就是会使用planhead，以及ISE中那些你还没接触过的功能。一般菜鸟...
vivado在“运行实现”过程中总是出现这个错误，点击“中止”“忽略”都会直接退出vivado。普通笔记本内存4G，不开其他程序，只在运行vivado的情况下也有这个错误，有什么办法避免？
vivado运行中出现“缓存溢出”错误 用个较低的版本吧，或者ISE，现在的EDA最低要求就是8GB内存了，再有就是你试下是不是所有的工程都有这个毛病，如果没有的话，看下你出错的工程是不是有问题...
NPN(Is=6.734f Xti=3 Eg=1.11 Vaf=74.03 Bf=336.4 Ne=1.218 Ise=6.734f
Ikf=61.58m Xtb=1.5 Br=.7883 Nc=2 Isc=0 Ikr=0 Rc=1 Cjc=3.638p
Mjc=.3085 Vjc=.75 Fc=.5 Cje=4.493p Mje=.2593 Vje=.75 Tr=242.8n...
本帖最后由 DevilMayCry 于
23:51 编辑
如题，ISE14.7&&用IP产生PLL时钟，总会出现两个警告如下：
HDLCompiler:1127 - &C:\Users\...\ipcore_dir\PLL_FOR_CLOCK.v& Line 131: Assignment to locked_int...
，PowerPCB，Cam3502) CADENCE公司的OrCad， Allegro，Spectra3) Altera公司的MAX+PLUS II4) 学习熟练使用VIEWDRAW、ORCAD、POWERPCB、SPECCTRA、ALLEGRO、CAM350、MAX+PLUSII、ISE、FOUNDATION等工具;5) XILINX公司的FOUNDATION、ISE 一、硬件总体设计掌握硬件总体设计...
请问各位前辈，我用ISE软件写了一个分频模块，但是结果是这样的，请问哪儿出错了
请问这个分频模块哪儿错了 6分频，看不出错误 [quote][size=2][url=forum.php?mod=redirect&goto=findpost&pid=2248422&ptid=570756][color=#999999]mcza30 发表于
15:30[/color...
1.如何在MODELSIM中仿真ISE的IP核
明德扬分享的在MODELSIM中仿真带IP核的XILINX工程方法，一步步教你怎么添加仿真库，怎么实现ISE的IP核的仿真详细步骤。
njiggih，如果您要查看本帖隐藏内容请回复
2.红外接收verilog工程分享 实测可用
明德扬分享的红外接收工程，该工程甚至至简设计法实现，已经在板子上亲测可用。需要该功能的，添加verilog文件...
较多的是Altera和xilinx这两个公司，可以选择安装quartusII或者ISE软件。这是必备的软件环境。
硬件环境还需要下载器、目标板。虽然有人说没有下载器和目标板也可学习fpga，但那总是纸上谈兵。这就像谈女朋友，总是嘴上说说，通个电话，连个手都没牵，能说人家是你朋友?虽说搭建硬件环境需要花费，但想想，硬件环境至多几百元钱，你要真的掌握FPGA的设计，起薪比别人都不止高出这么多。这点花费...
软件： ise 13.1
问题描述：
& && && &&&and and_inst( q, a, b );& & //是一个与门实例原件 ;&&如何看具体有哪些实例原件？
如何看具体有哪些实例原件？--初学者 综合 看rtl电路...
，包括最新的ultrascale + 。
图1.XPE的表格界面这是比较容易使用的表格、图形化，包括器件、散热条件、PCB层数、主要IP和硬核资源的占用情况。当然再设计的初期，工程师是很难精确把握资源占用率的。硬核和IP的占用情况比较好评估，比如是否使用DDR的MIG等。2. 当完成设计的工程版本后，ISE和vivado都支持比较准确的功耗评估工具。ISE对应的XPA小插件，在完成布局布线...
大全[PDF共6本] 第4卷 测量与传感电路
贪吃蛇小游戏的verilog实现 基于xilinx ise FPGA
i2c fpga设计
xilinx原语的使用方法
qsys操作手册
Verilog入门教程
PCB layout
学习pcb加泪滴
《Protel99SE电路设计...
以服务器的方式工作在整个系统环境中，通过动态IP设置和端口绑定等技术手段实现了多服务器同时访问的协同处理机制。
& & 在系统的调试过程中选取了Xilinx公司的集成软件环境（IntegratedSoftwareEnvironment，ISE）（V14.7）进行FPGA程序的编写、调试和验证，并利用ChipScope工具对实际数据进行输入/输出采样，通过对数据准确性...
电路(原理图+pcb板图)
电子电路制作大全[PDF共6本]第5卷 通信电路
单片机仿真软件|proteus 7.10汉化专业版
基于FPGA的打地鼠游戏的设计。在xilinx上运行
xilinx的zed板详细开发资料
XILINX ISE使用方法教程
清华大学Altera FPGA工程师成长手册（光盘视频）
用verilog编程实现的基于FPGA的AD数据采集...
上海尤老师verilog入门到实战第九课——Xilinx ise开发工具生成FIFO ip仿真和时序讲解；
/s/1bo6mVLl,
加群讨论，
视频详解：上海尤老师verilog入门到实战第九课...
活动详情：.cn/huodong/TI/
活动时间：即日起——10月8日
活动介绍：
1、点击填写表单，我们将按照表单信息完成后续发奖。
2、从下方TI DLP 精品课程列表中，选择任意感兴趣的课程，点击观看，并可对有想法的课程发表评论 ；将视频播放页面截图跟帖参与抢楼，将有机会赢得精美礼品一份。
TI DLP&#174...
【FPGA入门到实战】Xilinx ise开发工具生成FIFO ip仿真和时序讲解; 学员对视频里的知识点不理解的可以在论坛里提出问题，我们老师会给大家答疑！
【FPGA入门到实战】Xilinx ise开发工具生成FIFO ip仿真和时序讲解 源码&答疑...
ISE的时序报告中给出了一个最高频率，这个频率是不是指我们的程序能够达到的最高的频率？
关于查看时序报告的一个问题 楼主，你可以这样理解。
不过这里只是一种参考，没有太大具体意义。
没有那个项目，说自己不要定义时序 随便跑的。
写代码的时候还是要有“节制”，这样代码可以复用...
就是数据读不出来。 软件抓图为xilinx ISE chipscope，图中state为1表示寻址寄存器，为2表示读数据状态，0为空闲状态，time表示读三个方向寄存器高低字节对应的六个寄存器。请教高手帮忙释疑一下：（1）难道寄存器地址给错，会导致这个现象吗？ 但我试了OUTZ的三个可能地址值（X,Y方向不重要，所以调试图中mosi实际是Z方向的三个可能值）
（2）LIS3DSH SPI协议是不是...
活动时间：即日起——9月11日
活动介绍：
1、在活动期间，选择以下活动课程【微控制器、ARM和DSP系列】【无线连线系列】【DLP系列】中你感兴趣的分类课程学习，将学习进度截图跟帖参与抢楼将有机会获得智能门磁一份！（每人可抢楼三次，但提交的课程要求不一样）
【微控制器、ARM和DSP系列】
【无线连线系列】
【DLP系列】
2、在TI 技术论坛发帖推荐你喜欢的课程&分...
在Quartus ii上时序仿真的时钟频率可以很高，为什么在ISE上面跑同样的代码时钟频率却下降了很多？
quartus ii 和ISE区别很大嘛？？ 没用modelsim仿真吗 楼主，如果是仿真，请直接用 仿真工具， modelsim, vcs, nc-verilog 都可以
不要用 quartus 或 ise 来 跑仿真 [quote][size=2][url=forum.php...
你可能感兴趣的标签
热门资源推荐匿名用户不能发表回复！|
每天回帖即可获得10分可用分！小技巧：
你还可以输入10000个字符
(Ctrl+Enter)
请遵守CSDN，不得违反国家法律法规。
转载文章请注明出自“CSDN（www.csdn.net）”。如是商业用途请联系原作者。Xilinx ISE软件使用常见问题
Xilinx ISE软件使用常见问题
1、编译ModelSim需要的Xilinx库2、ISE中一些常用的实用功能3、门控时钟整理与总结4、JTAG连接不上5、ISE中添加属性，使ModelSim能显示仿真代码覆盖率-Code Coverage6、Xilinx软件安装事项7、为什么Xilinx器件中BRAM大小是18K？8、Toggle Path是什么意思？9、iMPACT可不可以单独装？　　1、编译ModelSim需要的Xilinx库　　首先要将安装的ModelSim目录下的ModelSim.ini属性设置为存档类型（去掉只读）.然后从DOS界面到ISE安装目录bin
1、编译ModelSim需要的Xilinx库2、ISE中一些常用的实用功能3、门控时钟整理与总结4、JTAG连接不上5、ISE中添加属性，使ModelSim能显示仿真代码覆盖率-Code Coverage6、Xilinx软件安装事项7、为什么Xilinx器件中BRAM大小是18K？8、Toggle Path是什么意思？9、iMPACT可不可以单独装？　　1、编译ModelSim需要的Xilinx库　　首先要将安装的ModelSim目录下的ModelSim.ini属性设置为存档类型（去掉只读）.然后从DOS界面到ISE安装目录bin t（如果在Windows的环境变量中已经设置过Xilinx路径，就不必了），运行命令：　　(for ISE 6)compxlib -s mti_se -f all -l all -p e:modeltech_6.0win32 -o e:modeltech_6.0xilinx_libs& 　　(for ISE 6)-p 指定modelsim安装目录-o 指定编译库输出目录　　(for ISE 7)compxlib -s mti_se -arch all -lib all -l all -p e:modeltech_6.0win32 -dir e:modeltech_6.0xilinx_libs& (for ISE 7)-arch : device architecture:spartan2, virtex, etc.-lib& : library: unisim, smartmodel, etc.　　新的版本把原来的-f拆开成了-arch和-lib，而-f则指读取文件，不过也还可以兼容原来的写法的编译之后，compxlib会自动修改modelsim.ini，重新打开ModelSim，就能看到新的库了　　2、ISE中一些常用的实用功能　　镜像：Project --& Take Snapshot，用这个很容易做版本控制；打包：Project --& Archive，将工程文件夹打包，方便转移与交流　　3、门控时钟整理与总结　　当综合器出现这样的Warning时，即提示发现了门控时钟WARNING DesignRules:372 - Netcheck: Gated clock. Clock net _n0019 is sourced by& a combinatorial pin. This is not good design practice. Use the CE pin to& control the loading of data into the flip-flop.　　如果一个时钟节点由组合逻辑驱动，那么它就形成了门控时钟了。综合器建议用组合逻辑驱动CE引脚。　　为什么综合器会出现这样的警告呢？　　原来门控时钟容易产生毛刺、增加延时、引起时钟漂移(Clock Skew)，并且还会降低可测性。　　门控时钟引起的这些问题怎么解决呢？　　用组合逻辑来驱动CE端口，而不要驱动Clock端口，这样能更好地保持同步。　　说了那么多坏处，有没有好处呢？　　门控时钟的好处常用在ASIC而不是fpga中。在ASIC中可以通过门控时钟降低功耗。不过即使是在ASIC中，上述的缺点还是存在的，所以必须要小心地设计。　　4、JTAG连接不上　　有时候碰到这样的问题：在iMPACT中执行Initialize命令后出现一连串的Error，无论如何找不到FPGA了。　　如果你遇到的问题跟我描述的一样，那么下面的方法可能可以为你解决：　　1、首先确认并口是否打开：　　在BIOS设置中找到Parallel Port的选项，一般情况下将它设置到EPP+ECP（增强型并口）模式。　　2、重新安装ISE附带的并口驱动程序：　　通常情况下产生这种问题的最主要的原因是Xilinx ISE的并口驱动被覆盖，或者你安装ISE的时候就没有安装并口驱动程序。因此，解决方法就是重新安装并口驱动程序。提醒：你只需要安装并口驱动程序，而不需要安装整个ISE，整个过程只需要不到1分钟就可以解决的。　　5、ISE中添加属性，使ModelSim能显示仿真代码覆盖率在ISE中的操作1） 点中modelsim图标，右键属性2） VLOG命令行加入-cover bcest3） VSIM命令行加入-coverage（此条来自EDACN）
上一篇：已经是第一篇
型号/产品名
广州赛萪思电子科技有限公司
深圳市天蓬科技有限公司
深圳市福津电子商行
深圳市福津电子商行}