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74LS153实现全加器.ppt 55页
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74LS153实现全加器.ppt
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不能参加实验必须提前请假，并补做实验。 缺勤2次以上，不得参加考试，实验成绩记零分。 关于实验报告书写法 本实验报告书分预习报告与实验报告两部分。 一、预习报告的内容主要包括： 1．实验目的、实验仪器及器件 2. 实验内容：题目、所需的电路图，预期结果。 3．实验指导书上的思考题 预习报告应在实验进行前完成，在到达实验室时交实验教师检查。
二、实验报告的内容包括： 1． 仪器与材料（实际用到的）。 2．实验题目、真值表、表达式、电路图及测试数据。 3． 分析、讨论和结论(即实验结果、误差原因的分析，故障分析，实验的收获心得体会、对实验的建议等)。 4． 思考题。 注意事项 集成电路块使用时的注意事项 必须接5V直流电源，且电源极性不能接反。 多输入端门电路中不使用的输入管脚或控制管脚应按照实际有效状态可靠接地或接高电平。 门电路的输出管脚不可直接接电源端（包括电源正极或接地端）或信号源端。 对于门电路，可通过检查其基本逻辑状态来检验其好坏。 二、实验设备和器材 数字实验箱 万用表 计算机 74LS138
1片 74LS20
1片 74LS00
2片 74LS283
1片 74LS153
1片 导线：若干 是否+6是否修正控制:
F=co1+ S41. S31 + S41. S21 进位输出修正:
CO=CO1+CO2
双四选一数据选择(74LS153) 组合逻辑电路常见故障的预防和解决方法
接线错误造成故障 按原理图逐层检查电路连线； 检查集成电路各控制管脚、悬空管脚是否按要求接高、低电平； 集成电路电源管脚是否正确连接。 接触不良造成故障 接线前用万用表检测导线； 检查集成电路管脚与插座连接是否可靠； 对于已接好的电路，可按逻辑传递方向逐层检测各门电路输入、输出逻辑是否正确，找出故障点； 芯片损坏造成故障 实验前检测门电路基本逻辑状态是否正确； 用集成电路测试仪检测芯片； 实验报告存在的问题 内容不全，主要是缺思考题部分； 设计步骤不完整，无中间过程； 下次实验预习附录1和实验7 根据功能表写出逻辑函数式：
S=ABCI+ABCI +ABCI +ABCI =A2A1A0+ A2A1A0 + A2A1A0 + A2A1A0
=Y1+Y2+Y4+Y7=Y1Y2Y4Y7 CO=ABCI+ABCI +ABCI +ABCI =A2A1A0+ A2A1A0 + A2A1A0 +A2A1A0
= Y3+Y5+Y6+Y7= Y3Y5Y6Y7 根据逻辑函数式画出电路图： S
CO CI B A 1 1 1 1 1 0 1 0 0 1 1 0 1 1 0 0 1 1 0 0 CO S CI B A 输出 输入 按电路图接线并测试四组数据： 一位全加器功能测试表（任选四组数据） 经接线测试，能够满足设计要求，设计完成。 用一片四位并行全加器74LS283接成一个余3码转换成8421代码的转换电路
余3码 8421码 十进制数 74LS283输入常数的方法（1101） 用二片四位并行全加器74LS283和必要的门电路设计一个8421BCD码的加法器（设：加数与被加数都是 8421BCD码） A1
Ai Bi Ai Bi Si 判别逻辑 (&9时) +6 (&=9时)
+0 Co Ci Co 判别 逻辑 Co Si 1 0 0 1 1 1 1 0 0 1 19 0 0 0 1 1 0 1 0 0 1 18 1 1 1 0 1 1 0 0 0 1 17 0 1 1 0 1 0 0 0 0 1 16 1 0 1 0 1 1 1 1 1 0 15 0 0 1 0 1 0 1 1 1 0 14 1 1 0 0 1 1 0 1 1 0 13 0 1 0 0 1 0 0 1 1 0 12 1 0 0 0 1 1 1 0 1 0 11 0 0 0 0 1 0 1 0 1 0 10 s1 s2 s3 s4 co S11 S21 S31 S41 co1 F
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用3/8译码器74LS138和门电路构成全加器,写出逻辑表达式,画出电路图,
回忆很美饺25
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首先得弄清楚全加器的原理,你这里说的应该是设计1位的全加器.全加器有3个输入端：a,b,ci；有2个输出端：s,co.与3-8译码器比较,3-8译码器有3个数据输入端：A,B,C；3个使能端；8个输出端,OUT(0-7).这里可以把3-8译码器的3个数据输入端当做全加器的3个输入端,即3-8译码器的输入A、B、C分别对应全加器的输入a,b,ci；将3-8译码器的3个使能端都置为有效电平,保持正常工作；这里关键的就是处理3-8译码的8个输出端与全加器的2个输出的关系.现在写出全加器和3-8译码器的综合真值表：（A/a,B/b,C/ci为全加器和译码器的输入,OUT为译码器的输出（0-7）,s为加法器的和,co为加法器的进位输出）PS:假定译码器的输出为高电平有效.A/a
1根据上面的真值表,可以设计出电路图：将3-8译码器的输出OUT(1、2、4、7)作为一个4输入的或门的输入,或门的输出作为加法器的和；将3-8译码器的输出OUT(3、5、6、7)作为一个4输入的或门的输入,或门的输出作为加法器的进位输出.即完成了加法器的设计.回过头来分析：当加法器的输入分别为：a=1,b=0,ci=1时,对应3-8译码器的输入为A=1,B=0,C=1,这是译码器对应的输出为OUT(5)=1,其余的为0,根据上面设计的连接关系,s=0,co=1,满足全加器的功能,举其他的例子也一样,所以,设计全加器的设计正确.
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