UPGRADE YOUR BROWSER
We have detected your current browser version is not the latest one.
uses the latest web technologies to bring you the best online experience possible. Please upgrade to
supported browser:,
. Thank you!
Xilinx 新用户？
一经登录,表示您同意 Xilinx
AR# 41821: Design Advisory for Virtex-6 BitGen Option Change Can Cause Configuration Failures for Bit Files Generated in 13.2 Where 13.1 Files Worked
Design Advisory for Virtex-6 BitGen Option Change Can Cause Configuration Failures for Bit Files Generated in 13.2 Where 13.1 Files Worked
Description
Virtex-6 默认 BitGen 选项 &-g Next_Config_Addr& 已更改。&
自 13.2 ISE 软件起，
BitGen 选项的默认值从
8-位十六进制值更改至 &None&。&
如果您从 13.1 迁移到 13.2 时没有改变这个默认配置选项，会导致 JTAG 及其它接口的配置失败。
在 iMPACT 工具中，您会在边界扫描窗口中看到&Configuration Failed&，而且控制台内会出现如下提示消息：
INFO:iMPACT:2218 - Error shows in the status register, release done bit is NOT 1. INFO:iMPACT:2219 - Status register values: INFO:iMPACT - 00 00
在 ChipScope 分析器中，DONE 将升为高电平，但器件未进行配置，您不会看到错误信息。
不过，控制台会显示如下提示消息：
COMMAND: configure 1 &path\filename.bit& 0 import_inserter_cdcpath\filename.cdc doAuto INFO: Found 0 Core Units in the JTAG device Chain. INFO: If cores were expected to be found, see Answer Record 19337.
在 ChipScope 工具中，检查完配置状态后，您将看见 DONE 显示 high，但 GHIGH 显示 low。&
这表明无配置数据加载。&
状态将显示如下：
Bits [31 ..0]: 00 01
Bit 31:0 EFUSE_BUSY Bit 30:0
Bit 29:0 BAD_PACKET Bit 28:0 HSWAP_EN Bit 27:0
Bit 26:0 BUS_WIDTH Bit 25:0 BUS_WIDTH Bit 24:1 FS Bit 23:1 FS Bit 22:1 FS Bit 21:0
Bit 20:0 STARTUP_STATE Bit 19:0 STARTUP_STATE Bit 18:0 STARTUP_STATE Bit 17:0 MON_OT_ALARM Bit 16:0 SEC_VIOLATION Bit 15:0 ID_ERROR Bit 14:1 DONE Bit 13:1 RELEASE_DONE Bit 12:1 INIT_B Bit 11:1 INIT_COMPLETE Bit 10:1 MODE M2 Bit 9:0 MODE M1 Bit 8:1 MODE M0 Bit 7:0 GHIGH_B Bit 6:1 GWE Bit 5:1 GTS_CFG_B Bit 4:1 EOS Bit 3:1 DCI_MATCH Bit 2:1 DCM_LOCK Bit 1:0 PART_SECURED Bit 0:0 CRC_ERROR
ISE 13.1 中的 -g next_config_addr 默认设置为 0x，这会使 JTAG 开始工作，原因是未能正确插入 IPROG 命令。
BitGen 忽略指定的 8 位十六进制值。&
在中附有解释。
从 13.2 ISE 软件版本开始，Virtex-6 -g Next_Config_addr&回读配置起始地址&的默认值为 &None&。&
这样的设置会因 IPROG 命令未被插入比特流而使配置不考虑 Multiboot 映像寻址就开始工作。
在 13.2 ISE 软件版本中，如果您使用早期的 12.4 或 13.1 ISE 软件的默认值 0x，或者指定任意的非零地址，那么对任何接口的配置都可能失败，因为 IPROG 命令将被插入到包含这些设置的比特文件中。
注：对于现有的 Virtex-6 项目，您需要返回并手动将属性对话框设置为默认值&None&。
在 Project Navigator 中， 右击 &Generate Programming File& ，并在流程属性对话框中选择 &Configuration Options& 。
仍会针对现有设计显示错误值 0x。&
将该值替换为&None&。
如果此页中的其它选项都没改变，那么您可选择&Default&按钮将&回读配置起始地址&字段以及所有其它默认属性值一并自动设置为&None&。
本答复记录是否对您有帮助？
链接问答记录
主要问答记录
Answer Number
已解决问题的版本
相关答复记录
Answer Number
已解决问题的版本
10/13/2014
Virtex-6 CXT
Virtex-6 HXT
Virtex-6 LX
Virtex-6 LXT
Virtex-6 SXT
ISE Design Suite - 12.1
ISE Design Suite - 12.2
ISE Design Suite - 12.3
ISE Design Suite - 12.4
ISE Design Suite - 13.1
ISE Design Suite - 13.2
Boards & Kits
Platform Cable USB
Platform Cable USB-II
Virtex-6 FPGA Broadcast Connectivity Kit
Virtex-6 FPGA Connectivity Kit
Virtex-6 FPGA Embedded Kit
Virtex-6 FPGA ML605 Evaluation Kit
Virtex-6 FPGA ML623 Characterization Kit
Xilinx Parallel Cable IV
分享此页面ERROR:Bitgen:342 - CSDN博客
ERROR:Bitgen:342
&&&& ZedBoard学习-解决ERROR:Bitgen:342
&&&& 今天在看xilinx的官方手册ZedBoard-CTT-V14.1时发现手册中实验3.1 Adding soft IP in the PL to interface with the Zynq PS存在错误，按照它的提示是不能成功生成.bit文件的。
&&& 操作步骤30.Type the following text in the UCF file其给的text应改为：
&& # Connect to Push Button &BTNU&
&&& NET axi_gpio_0_GPIO_IO_pin[0] IOSTANDARD=LVCMOS25 | LOC=T18;
&&& # Connect to Push Button &BTNR&
&&& NET processing_system7_0_GPIO_pin IOSTANDARD=LVCMOS25 | LOC=R18;
&&& 否则在planahead中生成.bit文件时或出现如下错误ERROR:Bitgen:342
附录A：官方给出的操作步骤30
&&& # Connect to Push Button &BTNU&
&&& NET axi_gpio_0_GPIO_IO_pin IOSTANDARD=LVCMOS25 | LOC=T18;
&&& # Connect to Push Button &BTNR&
&&& NET processing_system7_0_GPIO_pin IOSTANDARD=LVCMOS25 | LOC=R18;
附录B：具体错误提示：
&&& ERROR:Bitgen:342 - This design contains pins which have locations (LOC) that are
&& not user-assigned or I/O Standards (IOSTANDARD) that are not user-assigned.
&& This may cause I/O contention or incompatibility with the board power or
&& connectivity affecting performance, signal integrity or in extreme cases
&& cause damage to the device or the components to which it is connected.& To
&& prevent this error, it is highly suggested to specify all pin locations and
&& I/O standards to avoid potential contention or conflicts and allow proper
&& bitstream creation.& To demote this error to a warning and allow bitstream
&& creation with unspecified I/O location or standards, you may apply the
&& following bitgen switch: -g UnconstrainedPins:Allow
附录C：本人的详细解决过程
&&&&&&& 其实Xilinx很重视用户体验，提供了完善的帮助信息，遇到错误时认真分析
错误提示，善于根据提示去分析、定位并解决问题
&&&&&&& 一、 分析及初步定位问题：
&&&&&&& This design contains pins which have locations (LOC) that are not user-assigned or I/O Standards(IOSTANDARD) that are not user-assigned设计中有未分配的引脚，或引脚电平标准为分配。设计中涉及到引脚分配的操作就是改写约束文件中的脚本信息实现的，所以问题就定 位在了所添加的约束信息
&&&&&&& 二、& 整理解决思路：
&&&&&&& 1：对未正确分配的管脚进行正确分配
&&&&&&& 2、改变bitgen选项，允许其在存在引脚未或其IO逻辑电平标准没分配的情况下创建bitstream
&&&&&&& 三、 先采取思路1：查看了管脚约束是有些问题，输入大意了两个都分配成了T18，将第二个修改为R18后，仍然出现同样的问题，再三确定约束正确后采取思路 2：点击project manager中的Bitsream Settings,在more options 后面输入：-g UnconstrainedPins:Allow然后点击generate bitstream生成成功，出现如下警告：
&&&&&& WARNING:Bitgen:343 - This design contains pins which have locations (LOC) that
&&&&&& are not user-assigned or I/O Standards (IOSTANDARD) that are not
&&&&&& user-assigned.& This may cause I/O contention or incompatibility with the
&&&&&& board power or connectivity affecting performance, signal integrity or in
&&&&&& extreme cases cause damage to the device or the components to which it is
&&&&&& connected.& To prevent this warning, it is highly suggested to specify all
&&&&&& pin locations and I/O standards to avoid potential contention or conflicts
&&&&&& and allow proper bitstream creation.
&&&&&& WARNING:PhysDesignRules:372 - Gated clock. Clock net
&&&&&& system_i/chipscope_icon_0_control0[13] is sourced by a combinatorial pin.
&&&&&& This is not good design practice. Use the CE pin to control the loading of
&&&&&& data into the flip-flop.
&&&&&& WARNING:PhysDesignRules:2452 - The IOB axi_gpio_0_GPIO_IO_pin[0] is either not
&&&&&& constrained (LOC) to a specific location and/or has an undefined I/O Standard
&&&&&& (IOSTANDARD). This condition may seriously affect the device and will be an
&&&&&& error in bitstream creation. It should be corrected by properly specifying
&&&&&& the pin location and I/O Standard.
&&&&&&& 四、定位问题：
&&&&&&& 这里就出现了更具体的提示信息：IOB axi_gpio_0_GPIO_IO_pin[0]没有正确分配。问题就找到了IOB axi_gpio_0_GPIO_IO_pin是总线的形式指的是IOB axi_gpio_0_GPIO_IO_pin[0]~IOBaxi_gpio_0_GPIO_IO_pin[31]，而我们只用到了其中的IOB axi_gpio_0_GPIO_IO_pin[0]。
本文已收录于以下专栏：
相关文章推荐
思路：递归，时间复杂度：O(lg(n))，空间复杂度：O(lg(n))。
public class Solution {
public boolean isPowerOfFour(i...
B. War of the Corporations
time limit per test
memory limit per test
256 megaby...
Description
Xenia the vigorous detective faced n(n ≥ 2) foreign spies lined up in a row. We’ll cons...
A. Xenia and Divisors
time limit per test
memory limit per test
256 megabytes
A Guest From the Past贪心
B War of the Corporations贪心
C K-special Tables 贪心
231. Power of Two
Total Accepted: 6;Total
Submissions: 0;Difficulty: Easy
Given an ...
Codeforces Round #342 (Div. 2)
B. War of the Corporations
time limit per test
memory limit per test
256 megaby...
题目链接：342. Power of Four题目描述：
Given an integer (signed 32 bits), write a function to check whether ...
题目链接题意在一个3*n的桌子上放一些1*2的多米诺骨牌（横竖放都可以），桌子上有一些不能放置的格子，除了这些不能放置的格子以外，还要求一个指定的格子不能被多米诺骨牌覆盖，同时这个空位可以通过移动附近...
他的最新文章
讲师：何宇健
讲师：董岩
您举报文章：
举报原因：
原文地址：
原因补充：
(最多只允许输入30个字)}