如何实现FPGA到DDR3 SDRAM存储器的连接
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如何实现FPGA到DDR3 SDRAM存储器的连接
采用90nm工艺制造的 架构支持总线速率为600 Mbps-1.6 Gbps (300-800 MHz)的高带宽，工作电压低至1.5V，因此功耗小，存储密度更可高达2Gbits。该架构无疑速度更快，容量更大，单位比特的功耗更低，但问题是如何实现
DIMM与的接口呢？本文引用地址：　　关键词&&均衡！　　如果没有将均衡功能直接设计到 I/O架构中，那么任何设备连接到
DIMM都将是复杂的，而且成本还高，需要大量的外部元器件，包括延时线和相关的控制。　　什么是均衡？为什么如此重要？　　为了在支持更高频率时提高信号完整性，JEDEC委员会定义了一个fly-by(飞越式)端接方案，该方案采用了时钟和命令/地址总线信号来改善信号完整性以支持更高的性能。当时钟和地址/命令通过DIMM时，fly-by拓扑结构通过故意引起每个DRAM上的时钟和数据/选通之间的飞行时间偏移(flight-time skew)来减小并发开关噪声(SNN)，如图1所示。　　飞行时间偏移可能高达0.8 tCK，当该偏移被扩展得足够宽时，将不知道数据在两个时钟周期中的哪个内返回。因此，均衡功能可以使控制器通过调节每个字节通道内的时序来补偿这一偏移。最新的能够为各种应用提供与双倍数据率SDRAM接口的许多功能。但是，要与最新的DDR3 SDRAM一道使用，还需要更鲁棒的均衡方案。　　FPGA I/O结构　　像Altera Stratix III系列高性能FPGA提供的I/O速度高达400 MHz (800 Mbps)，还具有很高的灵活性，能够支持现有的和新兴的外部标准，如DDR3。　　图1：DDR3 SDRAM DIMM：飞行时间偏移降低了SSN，数据必须被控制器调高到两个时钟周期。　　读均衡　　在读取操作中，存储器控制器必须补偿由飞越存储器拓扑引起的、影响读取周期的延时。均衡可以被视作为出现在数据通道上的比I/O本身延时还要大的延时。每个DQS都要求一个同步时钟位置的独立相移(经过了工艺、电压和温度(PVT)补偿)。图2显示出同一读取命令下从DIMM返回的两个DQS组。　　图2：I/O单元中的1T、下降沿和均衡寄存器。
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微信公众号一　　为提高信号完整性，实现更好的性能，JEDEC针对时钟和命令/数据总线定义了飞越(fly-by)匹配。飞越拓扑降低了同时开关(SSN)，但是当时钟和地址/命令通过DIMM时，每一DRAM上会出现时钟和数据/选通飞行时间(flight-time)斜移，如图1所示。
图1. DDR3 SDRAM DIMM：飞行时间斜移降低了SSN，必须通过控制器调整数据，调整范围为2个时钟。
　　飞行时间斜移会高达0.8 tCK，增大到足以无法确定数据会对应两个时钟周期中的哪一个。因此，JEDEC针对DDR3存储器定义了“调平”功能，让控制器调整每个字节通道的时序，补偿这种斜移。
　　&最新的GA具有很多特性以实现多种应用中双倍数据速率SDRAM存储器的接口，例如桌面计算机、服务器、存储器、显示器、网络和通信设备等。然而，如果要使用最新的DRAM技术——DDR3 SDRAM，则需要可靠的调平方案。
　　&FPGA I/O结构
　　FPGA，例如最近发布的Ara&Stratix&III器件系列，具有高速I/O，能够灵活地支持现有以及新兴的外部存储器标准。
　　&读调平
　　在读操作期间，存储器控制器侧必须补偿由飞越存储器拓扑引入的延时，这种延时对读周期会有影响。在数据通路上，调平不仅仅是处理I/O延时。还需要1T和下降沿寄存器来调平或者对齐所有的数据。每一DQS需要单独的重新同步时钟位置相移(PVT补偿)。图2所示为同一读命令从DIMM返回的两个DQS组。
图2. Stratix III I/O单元中的1T、下降沿和调平寄存器
　　开始时，每一DQS相移90度，采集组中相关的DQ数据。然后，采用自由运行的重新同步时钟(与DQS相同的和)，将数据从采集域移到调平中——图2中以粉色和桔色链路表示。在这一阶段，每一DQS组都有独立的重新同步时钟。
　　下一步，DQ数据被传送至1T寄存器。在图2所示的例子中，上层通道需要1T寄存器来延时某一DQS组中的DQ数据位。请注意，在这个例子中，下层通道并不需要1T寄存器。这一过程开始对齐上层通道和下层通道。在免费的PHY IP内核校准方案中，会自动确定某些通道是否需要1T寄存器。
　　然后将两个DQS组传送至下降沿寄存器。如果需要，自动校准过程启动时接入或者断开可选寄存器。最后一步是将上层和下层通道对齐同一重新同步时钟，建立源同步接口，将完全对齐，即调平后的单倍数据速率(SDR)数据传送给FPGA架构。
　　写调平
　　和读调平相似，但过程相反，在单独的时间启动DQS组，对齐到达DIMM器件的时钟，必须达到tDQSS参数的+/- 0.25 tCK。
　　其他FPGA I/O创新
　　高端FPGA有很多创新的I/O特性，实现多种存储器简单可靠的接口，例如动态片内匹配(OCT)、可变I/O延时以及半数据速率()等，如图3所示。本文在下面列出这些特性(从左到右)，对每一特性进行详细介绍。
图3. 适用于DDR3 SDRAM存储器接口的I/O特性
　　动态OCT
　　并行和串行OCT为读写总线提供合适的线路终端和。这样，FPGA不需要外部，节省了外部元件成本，减小了电路板面积，降低了走线复杂度。由于并行匹配有效地减少了写操作，因此，大大降低了功耗。图4所示为读写操作的终端匹配。
图4. 动态OCT – 读写操作
　　可变延时，实现DQ去斜移
　　在走线长度失配和电去斜移上采用可变输入和输出延时(图5所示)。精细的输入和输出延时分辨率(即，50微微秒(ps)步长)可实现更精确的内部DQS去斜移(和调平功能分开)，这一斜移是由电路板长度失配或者FPGA和存储器I/O缓冲变化引起的，如表1所示。最终，这提高了每一DQS组的采集余量。
图5. I/O单元中的静态和动态延时
表1. FPGA I/O延时
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DDR3 SDRAM内存的总线速率达到600 Mbps to 1.6 Gbps (300 to 800 MHz)，1.5V的低功耗工作电压，采用90nm制程达到2Gbits的高密度。这个架构毫无疑问更快、更大，每比特的功耗也更低，但是如何实现FPGA和DDR3 SDRAM DIMM条的接口设计呢？
关键字：均衡（leveling）
如果FPGA I/O结构中没有包含均衡功能，那么它与DDR3的连接将会很复杂，需要有很多外围器件包括延迟线及相关控制。
均衡的定义和重要性
为了提高高速电路的信号完整性，JEDEC通过时钟和命令/地址线定义了fly-by端接方案，它通过在时钟和数据间人为的加入走线摆率（flight-time skew）来降低共同切换噪声（SSN）。
走线摆率可以达到0.8tCK，这个宽度导致无法确定在哪两个时钟周期获取数据，因此，JEDEC为DDR3定义了校准功能，它可以使控制器通过调整每byte的时序来补偿走线摆率。
目前的FPGA在连接双倍速SDRAM内存时都有很多功能，但是如何与最新的DDR3连接还需要一个新的调整方案。
FPGA I/O结构
高性能的Altera Stratix III 系列FPGA的I/O速率最高可以达到400MHz（800Mbps）。
读操作时内存控制器必须补偿fly-by内存拓扑所引起的延时，此时不仅仅要考虑数据通路上的I/O延时，还需要1T（用来保存一个完整双数据周期数据的寄存器）和负沿寄存器来对准和调整所有的数据。每一个DQS需要独立去调整resync时钟的相移。
最初，每一个独立的DQS看上去相移90&并捕获到相应的DQ数据；接下来，一个自由振荡resync时钟将数据将数据从捕获区转移到均衡电路，此时每一个DQS组有独立的Resynd时钟。
然后，DQ数据进入1T寄存器。此时1T寄存器就可以对特定DQS组的DQ数据按照需要进行延时处理，对于给定通道是否进行处理可以由PHY IP核中的均衡方案自动确定。
最后，所有DQS组进入负沿寄存器。同样的，由自动均衡方案可确定有哪些寄存器参与工作。至此，可以把上下两个通道的数据同步在同一个resync时钟上，实现了一个源同步的接口，FPGA可以得到一个完全对齐或均衡的单速率数据。
写均衡和读过程方向相反，过程类似。DQS组为了统一时钟在不同时刻启动工作，它们必须满足tDQSS参数&0.25 tCK。控制器通过建立反馈回路来调整DQS-to-CK的关系，数据捕获点为了最佳建立和保持时间就在写周期的中间位置。
FPGA I/O的其它创新点
高端FPGA在I/O特性上还有许多创新点可以用来简化和增强内存接口设计，比如动态片内端接（OCT），可变I/O延时以及半数据率功能。
FPFA 晶圆和封装的设计必须考虑到在高速内存接口设计时所需的信号完整性。另外，FPGA除了具有可编程的驱动能力来匹配不同的标准外，还应该能够提供动态的OCT和可变摆率，以此来管理信号的上升和下降时间。
DDR3在未来即将超越DDR2的使用，高端FPGA提供的低成本、高效能、高密度和良好的信号完整性方案必须满足JEDEC读写均衡要求。
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