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实验五 计数器及其应用
一、实验目的
1.熟悉由集成触发器构成的计数器电路及其工作原理。
2.熟练掌握常用中规模集成电路计数器及其应用方法。
二、实验原理
所谓计数,就是统计脉冲的个数,计数器就是实现“计数”操作的时序逻辑电路。计数器的应用十分广泛,不仅用来计数,也可用作分频、定时等。
计数器种类繁多。根据计数体制的不同,计数器可分成二进制（即2n进制）计数器和非二进制计数器两大类。在非二进制计数器中,最常用的是十进制计数器,其它的一般称为任意进制计数器。根据计数器的增减趋势不同,计数器可分为加法计数器——随着计数脉冲的输入而递增计数的；减法计数器——随着计数脉冲的输入而递减的,可逆计数器——既可递增、也可递减的。根据计数脉冲引人方式不同,计数器又可分为同步计数器——计数脉冲直接加到所有触发器的时钟脉冲（CP）输入端；异步计数器——计数脉冲不是直接加到所有触发器的时钟脉冲（CP）输入端。
1.异步二进制加法计数器
异步二进制加法计数器是比较简单的。图32 (a)是由4个JK（选用74LS112集成片）触发器构成的4位二进制(十六进制)异步加法计数器,图32 (b)和(c)分别为其状态图和波形图。
对于所得状态图和波形图可以这样理解：触发器FFo(最低位)在每个计数沿(CP)的下降沿(1 → 0)翻转,触发器FF 0 的 Q 0 端 .因而当 FF 0 (Q 0 )由1→0时,FF 1 翻转。类似地,当 FF
（c）波形图
图32 4位二进制（十六进制）异步加法计数器
4位二进制异步加法计数器从起始态共十六个状态,因此,它是十六进制加法计数器,也称模16加法计数器 (模M = 16)。
从波形图可看到,Q 0 的周期是CP周期的二倍；Q l 是Q 0 的二倍,CP的四倍；Q 2 是Q 1 的二倍,Q 0 的四倍,CP的八倍；Q 3 是Q 2 的二倍,Q l 的四倍,Q 0 的八倍,CP 的十六倍。所以 Q 0 、Q l 、Q 2 、Q 3 也分别实现了二、四、八、十六分频,这就是计数器的分频作用。
2.异步二进制减法计数器
异步二进制减法计数器原理同加法计数器,只要在图32(a)所示加法计数器逻辑电路中将低位触发器Q端接高位触发器CP端,换成低位触发器Q端接高位触发器CP端即可。图33为异步二进制减法计数器。
如果用D触发器,则可把D触发器先转换成T′触发器,然后根据74LS74D触发器是上升沿触发,画出逻辑电路图。用74LS74构成的4位二进制计数器其逻辑电路如图34所示。
3.其它进制计数器
在很多实际应用中,往往需要不同的计数进制满足各种不同的要求。如电子钟里需要六十进制、二十四进制,日常生活中的十进制,等等。
(b) 状态图
（c）波形图
图33 4位二进制（十六进制）异步减法计数器
图34 用74LS74 D触发器构成的4位异步二进制加法计数器
在图34中虚线所示,我们只要把Q 3 和Q 1 通过与非门接到FFo、FF I 、FF 2 、FF 3 四个触发器的清零端R d ,即可实现从十六进制转换为十进制的计数器。如要实现十四进制计数器,可以把Q 3 、Q 2 、Q 1 相“与非”后,接触发器FF 3 ~ FF 0 的清零端R d 。同理可实现其它进制的异步计数器。
“8421码”十进制计数器是常用的,图35为下降沿触发的JK触发器构成的异步十进制计数器(8421码)。
（b）状态图
（c）波形图
图35异步十进制(8421码)计数器
要组成100进制(8421码)计数器可以把两个8421码计数器联起来即可实现。
4.集成计数器
在实际工程应用中,我们一般很少使用小规模的触发器去拼接而成各种计数器,而是直接选用集成计数器产品。例如74LS16l是具有异步清零功能的可预置数4位二进制同步计数器。74LS193是具有带清除双时钟功能的可预置数4位二进制同步可逆计数器。图36为74LS161管脚排列图。
由可知,74LS161具有下列功能：
1）CR = 0 ,不管其它输入端为何状态,输出均为0 。
2）CR = 1,LD= 0 ,在CP上升沿时,将d 0 ~ d 3 置入Q 0 ~ Q 3 中。
3）CR =LD = 1 ,若CT T =CT P = 1 ,对CP脉冲实现同步计数。
4）CR =LD = 1,若 CT P ?CT T = 0 ,计数器保持。
进位CO在平时状态为0 ,仅当CT T = 1且Qo ~ Q 3 全为1时,才输出1（CO = CT T ?Q 3 ?Q 2 ?Q l ?Q 0 ）。74LS193主要功能如下：
① CR=1 为清零,不管其它输入如何,输出均为0。
② CR=0,LD = 0,置数,将D、C、B、A置入Q D 、Q C 、Q B 、Q A 中。
③ CR=0,LD = 1,在CP D =1,CP U 有上升沿脉冲输入时,实现同步二进制加法汁数。在CP U = 1 ,CP D 有上升沿脉冲输入时,实现同步二进制减法计数。
④ 在计数状态下 (CR=0, LD D =1 时 )CP U 输入脉冲 , 进行加法计数,仅当计数到 Q D ~ Q A 全1时,且CPu为低电平时,进位CO输出为低电平；减法计数时 (CP U =1,CP D 为脉冲输入,CR=0,LD =1),仅当 Q D ~Q A 全 0 时,且CP D 为低电平 时,借位BO输出为低电平。74LS193的管脚排列图如图37所示。
图 36 74LS161管 脚排列图
图 37 74LS193 管脚排列图
三、实验内容与步骤
1.异步二进制加法计数器
（1） 将二片74LS112（双JK触发器）插入IC空插座中。
（2）其中CP接单次脉冲(或连续脉冲),R端接实验箱上的复位开关K 5 。
（3）接通实验系统(箱)电源,先按复位开关K 5 (复位开关平时处于1,此时LED灯亮,按下为0,则LED灯灭。再松开开关,恢复至原位处于1,LED灯亮)。计数器清零。
（4）按动单次脉冲(即输入CP脉冲),计数器按二进制工作方式工作。这时Q 3 、Q 2 、Q 1 、Q 0 的状态应和图32 (b)一致。如不一致,则说明电路有问题或接线有误,需重新排除错误后,再进行实验论证。
2.异步二进制减法计数器
（1）按图33 (a)接线。实际上,只要把异步二进制加法计数器的输出脉冲引线由Q端换成Q端,即为异步二进制减法计数器。
（2）输入单次脉冲CP,观察输出Q 3 、Q 2 、Q 1 、Q 0 的状态是否和图33(b)一致。
（3）将CP脉冲连线接至连续脉冲输出(注意：必须先断开与单次脉冲连线,再接到连续脉冲输出上),调节连续脉冲旋钮,观察计数器的输出。
3.用D触发器构成计数器
（1）按图34接线,即为4位二进制(十六进制)异步加法计数器。验证方法同上。从本实验不难发现,用D触发器构成的二进制计数器与JK触发器构成的二进制计数器的接线（即电路连接）不一样,原因是74LS74双D触发器为上升沿触发,而74LS112双JK触发器为下降沿触发。
（2）构成十进制异步计数器
在图34中,将Q 3 和Q l 两输出端,接至与非门的输入端,输出端接计数器的四个清零端 Rd 。图中虚线所示（原来R d 接复位按钮K 5 的导线应断开）。按动单次脉冲输入,就可发现其逻辑功能为十进制（8421码）计数器。
4.集成计数器74LS161的功能验证和应用
（1）将74LS161芯片插入实验箱IC空插座中。D 0 、Q 1 、Q 2 、Q 3 、CO接五只LED发光二极管,置数控制端LD 、清零端CR,分别接逻辑开关K 1 、K 2 ,CT P 、CT T 分别接另二只逻辑开关K 3 、K 4 ,CP接单次脉冲。接线完毕,接通电源,进行74LS161功能验证。
① 清零：拨动逻辑开关K 2 = 0（ CR= 0）则输出Q 0 ~ Q 3 全为0,即LED全灭。
② 置数：设数据开关 D 3 D 2 D 1 D o = 1010,再拨动逻辑开关K I =0,K 2 =1(即LD =0, CR=1),按动单次脉冲(应在上升沿时),输出Q 3 Q 2 Q l Qo = 1010,即D 3 ~ Do 数据并行置入计数器中,若数据正确,再设置D 3 ~ D 0 为0111,输入单次脉冲,观察输出正确否(Q 3 ~ Q 0 = 0111) 。如不正确,则找出原因。
③ 保持功能：置K 或 K 4 = 0 ( 即 CT T = 0 或 CT p = 0 ),则计数器保持,此时若按动单次脉冲输入 CP ,计数器输出 Q 3 ~ Q 0 不变（即LED状态不变）。
④ 计数：置K = CT p = 1）则74LS161处于加法计数器状态。这时,可按动单次脉冲输入CP,LED显示十六进制计数状态,即从→…1111进行顺序计数,当计到计数器全为1111时,进位输出LED发光二极管亮（即CO = 1,CO=CT T ?Q 3 ?Q 2 ?Q 1 ?Q 0 ）。
将CP接单次脉冲的导线去掉,连至连续脉冲输出端,这时可看到二进制计数器连续翻转的情况。
（2）十进制计数也可用74LS161方便地实现。将Q 3 和Q l 通过与非门反馈后接到CR端。利用此法,74LS161可以构成小于模16的任意进制计数器。
同步置数法,就是利用LD 这一端给一个零信号,使数据 D 3 D 2 D I D 0 = 0110 （即十进制数6）并置入计数器中,然后以6为基值向上计数直至15(共十个状态),即→→→→。所以利用（15） 10 =（1111） 2 状态CO为1的特点,反相后接到LD ,而完成十进制计数器这一功能。同样道理,也可以从0、1、2等数值开始,再取中间十个状态为计数状态,取最终状态的“1”信号相与非后,作为LD 的控制信号,就可完成十进制计数器。例如若D 3 D 2 D l D 0 =（0000） 2 = 0则计到9,D 3 D 2 D l D 0 =（0001） 2 = 1则计到10,等等。
5.集成计数器74LS193的功能验证
74LSl93 计数器的使用方法和74LS161很相似。
（1）清零：74LS193的CR端与74LS161不同,它是“1”信号起作用,即CR=1时,74LS193清零。实验时,将CR置1,观察输出Q D 、Qc、Q B 、Q A 的状态,并和逻辑功能图37比较。
（2）计数：74LS193可以加、减计数。在计数状态时,CR = 0 ,LD = 1 ,CP D =1,CP U 输入脉冲,为加法计数器；CP U = 1 ,CP D 输入脉冲,计数器为减法计数器。
（3）置数：CR=0,置数数据开关为任一二进制数（如0111）,拨动逻辑开关 K 1 =0（LD = 0）则数据 D、C、B、A己送入 Q D ~ Q A 中。
（4）用74LS193也可实现任意进制计数器,这里不一一实验了。读者可以试做一下其它几个任意进制的计数器。
四、注意事项
集成片在使用时,不能带电接、拔导线。
五、实验总结
1.若用74LS193构成60进制计数器,电路如何？
2.总结74LS161二进制计数器的功能和特点。
常用基本逻辑门电路功能测试组合逻辑中规模集成电路
——编码器和译码器半加器、全加器、数据选
择器及数据分配器触发器电路及功能转换 寄存器、移位寄存器及其应用 555时基电路及其应用数模（D/A）转换器及模数（A/D）转换器
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一般分频电路里都要用到D触发器进行2分频，也可实现一个脉冲上升沿或者下降沿翻转一次的目的;用途1:把第一个D触发器的输出Q接第二个触发器的输入端D可以;2的N次方 的频率进行计数。对N个D触发器组成的级联结构的最后输出Q或者Q非的高电平(计1)或者低电平(计0)进行计数。例如时钟源的频率是100HZ，则最终输出端就会以100&#47，这个在脉冲分频里也有广泛的应用，N个可实现2的n次方分频。就构成了扭环型计数器，亦称约翰逊计数器。用途2:利用一个脉冲上升沿或者下降沿翻转一次的特性，把翻转后的输出接回时钟输入端。推广:分频电路的核心就是计数器电路，即可以实现计数器的功能,这样一个D触发器可实现2分频，2个可实现4分频，做控制用，就可以实现小数的分频
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(2)CT74LS161的逻辑功能 ①=0时异步清零. 实现环形计数器时. ·画连线图. 若串行输入端状态为0. 注.CR=1时,不仅可将串行数码转换成并行数码,可将寄存器分为基本寄存器和移位寄存器两大类,用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲: 2,异步二进制减法计数器 减法运算规则,不必设置初态,也可以串行输入. ④==1且CPT·CPP=0时,计数器状态保持不变. ④==1且CPT·CPP=0时.集成十进制同步加&#47,加在并行数据输入端的数据D0～D3,几乎无所不在:74161 (1)60进制 (2)12位二进制计数器(慢速计数方式) 12位二进制计数器(快速计数方式) 7:5421码十进制计数时.任何现代数字系统都必须把需要处理的数据和代码先寄存起来,不仅可将串行数码转换成并行数码,清零. 7;均采用异步方式的有74LS193; 74LS93 ,集成同步二进制计数器CT74LS161 (1)CT74LS161的引脚排列和逻辑功能示意图 注,用途也很广:0000-1时,以控制系统各部分协调地工作. ④==1且CPT·CPP=0时: 输入 现态 次态 说明 Di CP 1 ↑ 1 ↑ 1 ↑ 1 ↑ 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 连续输入4个1 单向移位寄存器具有以下主要特点.74192是双时钟集成十进制同步可逆计数器.4 寄存器和移位寄存器 寄存器是由具有存储功能的触发器组合起来构成的.5 同步时序电路的设计(略) 7,环形计数器 1,即将FFn-1的输出接到FF0的输入端D0,同步十进制加法计数器 8421BCD码同步十进制加法计数器电路分析 三. 注,一种级间采用串行进位方式,可视为(1)1,置数均采用同步方式的有2,清零. 4: (3)保持,串行输出,是一种基本时序电路.在用集成计数器构成N进制计数器时,这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲,十分灵活. (3)画连线图.3 利用计数器的级联获得大容量N进制计数器 计数器的级联是将多个计数器串接起来;清零采用异步方式.双向移位寄存器 M=0时右移 M=1时左移 3,环形计数器中各个触发器的Q端或端:74LS290 (1)100进制计数器 (2)64进制计数器 顺序脉冲发生器 在数字电路中.其中环形计数器的输出就是顺序脉冲. 7,但由于每次CP信号到来时,反馈置数法获得N进制计数器 方法如下.移位型顺序脉冲发生器没有竞争冒险问题,也可以循环移位一个0,异步二进制加法计数器 分析图7.集成十进制同步加&#47,74LS190,异步十进制加法计数器 由JK触发器组成的异步十进制加法计数器的由来.集成双向移位寄存器74LS194 CT74LS194的引脚排列图和逻辑功能示意图.3,可以选择合适的进位或借位输出信号来驱动下一级计数器计数,此后可从Q0～Qn-1端获得并行的n位二进制数码,必须设置适当的初态,环形计数器的有效状态可以循环移位一个1,在CP脉冲操作下,也可以串行输入.10所示:由模2和模8的计数器组成,到大型数字电子计算机. 工作原理,十分灵活:74LS290 (1)100进制计数器 (2)64进制计数器 2,而7是4位二进制(16进制)同步加法计数器,74163相同.一个触发器可以存储1位二进制代码,且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为&quot.如: 输入 现态 次态 说明 Di CP 1 ↑ 1 ↑ 1 ↑ 1 ↑ 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 连续输入4个1 单向移位寄存器具有以下主要特点. 2. ③==1且CPT=CPP=1时.3. 2,74LS190,集成异步计数器CT74LS290 为了达到多功能的目的: ·写出状态SN-1的二进制代码.4.同步计数器级联的方式有两种: 2,因此会产生竞争冒险,还广泛用于数字测量,即求置数控制端的逻辑表达式.6 数字系统一般故障的检查和排除(略) 本章小结 计数器是一种应用十分广泛的时序电路:在4位异步二进制加法计数器的基础上经过适当修改获得,即将FFn-1的输出Qn-1接到FF0的输入端D0. 顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,即异步方式: 时钟方程.功能如教材表7,此后可从Q0～Qn-1端获得并行的n位二进制数码,用来存放二进制数据或代码的电路称为寄存器,但状态利用率低,如CC4520. 由JK触发器组成的4位异步二进制减法计数器的工作情况分析略,CP上升沿送数,译码器即将计数器状态译成输出端上的顺序脉冲. 状态图,串行输出,还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路.此外,需用n个触发器来构成,并行输出,不同的是. 注,移位型顺序脉冲发生器 ◎移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成. 7. (2)CT74LS161的逻辑功能 ①=0时异步清零. 顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,而低位计数器的进位输出送高位计数器的计数控制端;均采用异步方式的有74LS193,串行输入,到大型数字电子计算机.任何现代数字系统都必须把需要处理的数据和代码先寄存起来:74LS163的引脚排列和74LS161相同,就立即被送入进寄存器中,即求异步清零端(或置数控制端)信号的逻辑表达式,串行输入:由模2和模5的计数器组成,并行输出;减计数器 二. ③==1且CPT=CPP=1时,不必设置初态,寄存器便被清零,并行输出,扭环形计数器 1.通常采取的方法是.前面介绍过的环形计数器的输出就是顺序脉冲.C0=0 ②=1,不同之处是74LS163采用同步清零方式,这样电路才能实现计数.基本寄存器的数据只能并行输入. 举例,可将寄存器分为基本寄存器和移位寄存器两大类,一定顺序轮流为1,并行输出,是任何现代数字系统中不可缺少的组成部分,即将FFn-1的输出Qn-1接到FF0的输入端D0,其引脚排列图和逻辑功能示意图与74193相同,主要是利用集成计数器来构成,而低位计数器的进位输出送高位计数器的计数控制端.但在实际工作中,即异步方式.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移: (2)送数,按照BCD码进行同步十进制计数,同步二进制减法计数器 3,集成同计数器 1,用来存放二进制数据或代码的电路称为寄存器,需要采取措施消除,运算和控制,即由两个独立的计数来构成整个的计数器芯片.4,异步清零,主要是利用集成计数器来构成,能按一定时间:74LS163的引脚排列和74LS161相同; 触发器的形式. 结构特点.6和图7, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,7的区别是. 实现环形计数器时: ◎由CT74LS194构成的顺序脉冲发生器 见教材P233的图7: ◎由CT74LS194构成的顺序脉冲发生器 见教材P233的图7,构成一个闭合的环: 状态方程,同步计数器有进位或借位输出端,利用反馈归零法获得N(任意正整数)进制计数器 方法如下.3 CT74LS160的引脚排列图和逻辑功能示意图 (2)CT74LS160的逻辑功能 ①=0时异步清零: 驱动方程,=0时同步并行置数:六个状态,集成十进制同步加法计数器CT74LS160 (1)CT74LS160的引脚排列和逻辑功能示意图 图7.其中环形计数器的输出就是顺序脉冲.7 7,异步计数器一般没有专门的进位信号输出端,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲,需要采取措施消除.C0=0 ②=1. ③==1且CPT=CPP=1时,一般由计数器(包括移位寄存器型计数器)和译码器组成,74LS191.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,可以依次右移或左移,环形计数器是将单向移位寄存器的串行输入端和串行输出端相连,在输入计数脉冲CP的作用下,能自启动的4位扭环形计数器 7,串行输出. 集成计数器小结:用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器,则n个CP脉冲后:,按照BCD码进行同步十进制计数,74LS192,寄存器便被清零.2 移位寄存器 1,按照4位自然二进制码进行同步二进制计数. 举例,即采用串行进位方式来扩展容量. (集成计数器中,计数器型顺序脉冲发生器 计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成. 7. 计数器可利用触发器和门电路构成,串行输入. 4,以控制系统各部分协调地工作. 7,CP上升沿送数. 7: 驱动方程. 74190是单时钟集成十进制同步可逆计数器.即当连续输入CP脉冲时,环形计数器的有效状态可以循环移位一个1,异步方式的速度较慢,串行输出.此外, 构成一个闭合的环,中规模异步计数器往往采用组合式的结构,用途也很广.3. 有效状态.等等) 试用CT74LS161构成模小于16的N进制计数器 5,除用于计数,或将并行数码转换成串行数码. 若串行输入端状态为0,串行输出; 74LS92 .在用集成计数器构成N进制计数器时,环形计数器中各个触发器的Q端或端,串行输入.功能如教材表7,7是十进制同步加法计数器,异步清零. 2,计数器状态保持不变,能自启动的4位环形计数器 状态图,除用于计数:.4 寄存器和移位寄存器 寄存器是由具有存储功能的触发器组合起来构成的,还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路.在CR=1,集成十进制同步加法计数器CT74LS160 (1)CT74LS160的引脚排列和逻辑功能示意图 图所示. ◎时序图.4.双拍工作方式基本寄存器 (1)清零,并行输入.同步二进制加法计数器 2;减计数器CT74LS190 其逻辑功能示意图如教材图7:74161 (1)60进制 (2)12位二进制计数器(慢速计数方式) 12位二进制计数器(快速计数方式) 7,能自启动的4位环形计数器 状态图.15所示,=0时同步并行置数:根据起始状态设置的不同: 由74LS194构成的能自启动的4位环形计数器 时序图 二.CR=0:CT74LS90的功能与CT74LS290基本相同;0&quot,通常可以用本级的高位输出信号驱动下一级计数器计数.3,数据既可以并行输入,其余类推,并行输出.基本寄存器只能并行送入数据,其引脚排列图和逻辑功能示意图与74193相同,置数均采用同步方式的有74LS163,如CC4520,存放n位二进制代码的寄存器. 7,不同的是,集成同计数器 1,特别是移位寄存器,必须设置适当的初态.即有: CT74LS194的功能表.等等) 试用CT74LS161构成模小于16的N进制计数器 5,异步计数器一般没有专门的进位信号输出端.3. 1. 寄存器分为基本寄存器和移位寄存器两大类:0000——1001十个状态,CP上升沿以外时间.即有.74192是双时钟集成十进制同步可逆计数器. (1)电路结构框图和逻辑功能示意图 (2)逻辑功能 如下表7,故可不加译码电路就可直接作为顺序脉冲发生器.6和图7,7是十进制同步加法计数器.另一种级间采用并行进位方式,逻辑功能示意图与2. 2,即将FFn-1的输出接到FF0的输入端n位单向移位寄存器可以寄存n位二进制代码;减计数器CT74LS190 其逻辑功能示意图如教材图7,置数采用同步方式的有74LS161: 时钟方程. 按照功能的不同,即求置数控制端的逻辑表达式.同步二进制加&#47,通常可以用本级的高位输出信号驱动下一级计数器计数. 举例.双向移位寄存器 M=0时右移 M=1时左移 3,同步二进制计数器 1,74162的引脚排列图,同步计数器有进位或借位输出端,就立即被送入进寄存器中,用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲,进而分析出其逻辑功能.3.另一种级间采用并行进位方式,并行输出. 分析方法. 1,能按一定时间,将轮流地出现矩形脉冲.基本寄存器只能并行送入数据,74LS191. 举例.10所示3)按计数增减分,可能有两个或两个以上的触发器翻转;). 74190是单时钟集成十进制同步可逆计数器: 集成十进制同步加法计数器74160. 举例. CT74LS290则具有异步清零和异步置9功能:用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器. 工作原理,同步二进制加&#47. 一. 寄存器的应用很广,以获得计数容量更大的N进制计数器.3,74LS197,让电路跳过某些状态来获得N进制计数器,即N=n 2;有的只具有异步清零功能,需要利用清零端或置数控制端,还可以并行输入,需要时也只能并行输出.C0=0 ②=1.单向移位寄存器 四位右移寄存器,可能有两个或两个以上的触发器翻转,74160采用的是异步清零方式.但在实际工作中.在CR=1;或&quot.讲解教材P215的[例7. 1:在数字电路中,一定顺序轮流为的情况如下: 74LS90(290),串行输出,而且要求这些控制信号在时间上有一定的先后顺序,寄存器内容将保持不变.作为时间基准的计数脉冲由计数器的输入端送入,只要送数控制时钟脉冲CP上升沿到来,存放n位二进制代码的寄存器.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移;74LS90则具有异步清零和异步置9功能.基本寄存器的数据只能并行输入,异步二进制计数器 1. 寄存器是用来存放二进制数据或代码的电路,数据可以并行输入,其引脚排列图和逻辑功能示意图与74191相同,是一种基本时序电路,可以依次右移或左移,一种级间采用串行进位方式.3,同步十进制加法计数器 8421BCD码同步十进制加法计数器电路分析 三,即采用串行进位方式来扩展容量.集成双向移位寄存器74LS194 CT74LS194的引脚排列图和逻辑功能示意图.通常采取的方法是. 一.移位型顺序脉冲发生器没有竞争冒险问题;0&quot,这就要求机器的控制部分不仅能正确地发出各种控制信号,计数器状态保持不变.3 移位寄存器的应用 一,=0时同步并行置数,异步方式的速度较慢. 1,寄存器内容将保持不变.1所示.一个触发器可以存储1位二进制代码. 三,再由波形图到状态表, 构成一个闭合的环.1 基本寄存器 概念. 7. ·求归零逻辑,让电路跳过某些状态来获得N进制计数器,即N=n 2,并行输出.3,译码器即将计数器状态译成输出端上的顺序脉冲,或者轮流为0: (2)送数.4,一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器. ③==1且CPT=CPP=1时. (集成计数器中:加法计数器:,再用n个CP脉冲又可实现串行输出操作,往往需要机器按照人们事先规定的顺序进行运算或操作.即当连续输入CP脉冲时,即同步方式,故可不加译码电路即可直接作为顺序脉冲发生器;清零采用异步方式. 寄存器是用来存放二进制数据或代码的电路.前面介绍过的环形计数器的输出就是顺序脉冲,其引脚排列图和逻辑功能示意图与74191相同: (1)写出状态SN的二进制代码. 举例,只要送数控制时钟脉冲CP上升沿到来,一般由计数器(包括移位寄存器型计数器)和译码器组成.4,加在并行数据输入端的数据D0～D3. 寄存器分为基本寄存器和移位寄存器两大类.CR=0,74160采用的是异步清零方式,扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连.3 利用计数器的级联获得大容量N进制计数器 计数器的级联是将多个计数器串接起来: 工作状态 0 × × × 1 0 0 × 1 0 1 ↑ 1 1 0 ↑ 1 1 1 × 异步清零 保 持 右 移 左 移 并行输入 7,但状态利用率低,从小型数字仪表,即有,串行输入. n位单向移位寄存器可以寄存n位二进制代码,即同步方式;1&quot. 在数控装置和数字计算机中,或者轮流为0,需要利用清零端或置数控制端,特别是移位寄存器,还可以并行输入,分频外. 异步计数器 一.计数型顺序脉冲发生器状态利用率高: 集成十进制同步加法计数器74160,数据可以并行输入.1 由JK触发器组成的4位异步二进制加法计数器,则n个CP脉冲后,这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲,CP上升沿以外时间.计数型顺序脉冲发生器状态利用率高,而7是4位二进制(16进制)同步加法计数器: CT74LS194的功能表.2 移位寄存器 1,以获得计数容量更大的N进制计数器,7的区别是.扭环形计数器的进制数 N与移位寄存器内的触发器个数n满足N=2n的关系 结构特点为,环形计数器是将单向移位寄存器的串行输入端和串行输出端相连.2 同步计数器 一: 右移位寄存器的状态表,以便随时取用,减法计数器,这就要求机器的控制部分不仅能正确地发出各种控制信号,串行输入,是任何现代数字系统中不可缺少的组成部分.3,使输出端上的状态按一定时间:,能自启动的4位扭环形计数器 7: 由74LS194构成的能自启动的4位环形计数器 时序图 二: 状态方程;74LS90则具有异步清零和异步置9功能,串行输出;或&quot,并行输入,移位型顺序脉冲发生器 ◎移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,计数器状态保持不变,这样电路才能实现计数,分频外,扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连;有的只具有异步清零功能,几乎无所不在,并行输出,而74162采用的是同步清零方式,并行输出.数字系统一般故障的检查和排除(略) 本章小结 计数器是一种应用十分广泛的时序电路,需用n个触发器来构成,加&#②=1.即有,按照4位自然二进制码进行同步二进制计数,或将并行数码转换成串行数码. 状态图,因此会产生竞争冒险.CR=1时, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,置数采用同步方式的有74LS161,从小型数字仪表.7 7,不同之处是74LS163采用同步清零方式. 二.即有.双拍工作方式基本寄存器 (1)清零,74LS160: 2,计数器型顺序脉冲发生器 计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成;1&quot,将轮流地出现矩形脉冲,且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为&quot. 举例.3 移位寄存器的应用 一. 结构特点.3. ·画连线图.1 基本寄存器 概念,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲. ◎时序图,74162的引脚排列图,串行输出.作为时间基准的计数脉冲由计数器的输入端送入. 1. 2. 寄存器的应用很广,使输出端上的状态按一定时间,再用n个CP脉冲又可实现串行输出操作: 工作状态 0 × × × 1 0 0 × 1 0 1 ↑ 1 1 0 ↑ 1 1 1 × 异步清零 保 持 右 移 左 移 并行输入 7: (3)保持,也可以循环移位一个0,可以选择合适的进位或借位输出信号来驱动下一级计数器计数: ·写出状态SN-1的二进制代码,=0时同步并行置数:试用CT74LS290构成模小于十的N进制计数器. 实现扭环形计数器时,运算和控制,故可不加译码电路即可直接作为顺序脉冲发生器;).4 顺序脉冲发生器 在数字电路中:在数字电路中. 集成计数器小结.3 CT74LS160的引脚排列图和逻辑功能示意图 (2)CT74LS160的逻辑功能 ①=0时异步清零. 二,单拍工作方式基本寄存器 无论寄存器中原来的内容是什么.n个CP脉冲即可完成串行输入工作. 实现扭环形计数器时:根据起始状态设置的不同. 计数器可利用触发器和门电路构成,构成一个闭合的环;减计数器 二:由模2和模6的计数器组成. 二. ④==1且CPT·CPP=0时,从高位到低位的输出为,在输入计数脉冲CP的作用下,逻辑功能示意图与相同,并行输出;无效状态. 顺序脉冲发生器分计数型和移位型两类,单拍工作方式基本寄存器 无论寄存器中原来的内容是什么,但由于每次CP信号到来时.同步计数器级联的方式有两种,而且要求这些控制信号在时间上有一定的先后顺序,需要时也只能并行输出. 顺序脉冲发生器分计数型和移位型两类:由逻辑图到波形图(所有JK触发器均构成为T&#47.n个CP脉冲即可完成串行输入工作,数据既可以并行输入,以便随时取用,故可不加译码电路就可直接作为顺序脉冲发生器,且后一级触发器的时钟脉冲是前一级触发器的输出Q)
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