有意思，两人还越说越来劲了。一个好的工程师需要什么素质？不需要别的，只需要每次和别人说话时都坚持说你懂个啥，你回去看书去，你说的不对，然后balabala讲一大堆，这样老板和其他工程师就会仰望星空般的看着你，大牛。这种感觉真好。
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吵这么凶，至于么
无愁无恨的，又不是争房子争地
fuyibin 发表于
& & 随口带了两个脏字，污染论坛环境，影响阁下视听了，不好意思~
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本帖最后由 hszgl 于
23:06 编辑
& & 阁下一定是大牛，仰望啊！
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& &不跟你多浪费时间，废话少说继续打脸& &先贴你说的“我贴的T没有U0，这个T的是.35的，你的贴的T家的有，是.18的。。。。影响迁移率的只有杂质浓度么，亲？我不是让你回去复习半导体物理了么？晶格你知道的吧？应力你知道的吧？能想明白为什么0.18工艺考虑了u0，0.35没考虑么？因为尺寸缩小让沟道内的平均迁移率对局域晶格常数更敏感。。。。唉。。。你要我说什么好~~”
& & 以下是打脸：1我贴的是u的.35的，考虑迁移率了
& && && && && && && & 2 http://www.ece.unm.edu/~payman/classes/ECE523/project/hv15.l网上公开内容t035的model，你自己看各个corner有没有考虑u0的变化，你看看snfp和fnsp中n和p的u0是不是相对tt反向变化
你说“再者，黄老也是在开头用的，为啥他俩都用在开头？我问过你为什么，你压根没好好想过。这些是教材啊，亲，是给刚刚开始接触半导体的人用的基础教材啊亲。”
下面贴的是他在后续又讲到“导电性”的词
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，服了，你自己都知道错了还要多说，只好再打你脸，是教材怎么了？你想表达什么？你觉得是儿童读物吗？你觉得人家几位写了书是给你启蒙科普的么？你基础教材都没好好读过，还要怎样啊，每回贴都叫别人读，然后给你讲讲是吗，你到是会偷懒哦。
另外我们两个讨论别管别人怎么说，一点定力都没有还要做研究？
还有别总亲亲的，我不搞基
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淡定，淡定。。。
用心做事，用事助人
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，两位大神的讨论，让我受益匪浅啊，这种讨论比较具有学习性。
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本帖最后由 hszgl 于
13:43 编辑
kwankwaner
& & 你想说明什么？我的.35工艺是假的？你怎么不看看HV15是什么意思？
& & 贴上来你看吧。
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& & 别扯远了，同学，注意你的论点，你说的是仅因为浓度改变造成u0的变化，所以请你拿出浓度变化的数据，并请排除其他相关的因素。
& & 给你一点提示，T家在这页下方已经说明了所考虑的杂质注入的不可控量在10%。
& & 找个词找的那么勤快，你玩《大家来找茬》的能耐一定很高。好不容易又翻到一个“导电性”这个词，让你很有成就感么？是不是要我告诉你黄老的这本书名字叫《半导体物理基础》？是不是要我说明一下你截的这一段在这本书的第一章第一节，第四页第十行，这是不是全书的开头？就算黄老和刘老的书通篇都用“导电性”这个词，和u0的变化有关系么？支持了你的论点了么？
& & 你搞不搞的清楚什么是重点？还是你故意转移话题焦点以掩饰你犯了很基本的错误而被我打脸了？
& & 模型里的u0变化和实际的u0变化的原因我都在之前的贴子里已经给你说明过了。你坚持拒绝认同，也罢，你也可以坚持认为儿子是爹，你的自由。
& & 把字号放这么大想说明什么？呵呵。我和其他几位看客瞎扯几句，碍着你发财了？呵呵。敢淡定点不，哥们？
& & 不扯了，蛋扯疼了。
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鉴于你在某些方面能力的缺失，我来帮你总结一下：
楼主问SF，FS是不是很少见，
我2L回答说不是的，
你3L说我说的有误，你观点是SF和FS只有在栅不同方向才出现（这本身是错误的观点），
我在下面给你指正SFFS不是只跟尺寸有关，掺杂会影响迁移率，
你就开始说掺杂不会影响迁移率，而且迁移率不会变的（我后面贴的表格证明你说的不对，迁移率是变化的），还贴出t的表格为证明。
我马上指出你的不对，掺杂肯定会影响迁移率，
于是你开始限定条件说在一定条件掺杂情况下迁移率不变，还开始玩一些迁移率，导电性等等概念，
我马上贴出几个工艺厂的参数证明迁移率都变了，于是你最后一个帖子开始让我找工艺厂变化掺杂浓度的证据了（这个稍微有点常识的都知道会变的，不要问我1+1为什么=2，因为真的2，也不要让我找什么工艺掺杂的参数，就像你不把你的口头禅露给别人看一样，大家都有隐私）
下面说几个逻辑问题
1首先我先提出的观点就是迁移率会变化，如果你不同意请你举出迁移率不变的例子并解释原理（你贴的表格不能算例子）
2我贴了表格证明不同工艺都有迁移率变化的参数，而你贴的是没有的例子，但是有是可以证明的，我已经给出了例子，而没有不是那么简单证明的，你要证明你没有漏掉漏看，而且还要找出所有工艺都没有才行所以你的证据根本不充分。
3你始终提炼不出你自己的观点是因为你自己根本不知道要说什么，只是一味反驳
另外我给你指出很多基本错误，比如你说工艺角的模型是方图（实际上不可能的，没看过不能代表就能乱说），再比如你说SF中的S和F的值就是SS和FF的组合（这也是错的，因为影响因素是多维的，但每个维度并不是全非相关，这也是不会出现方图的原因），然后就是你说我用词不专业（我不懂什么叫专业，我只知道专家也这么说，你自己在帖子里面也用了这个词。真不明白词语为何还有高帅富矮穷挫，也不明白你怎么界定什么叫“专业”“不专业”，如果你说不出标准就不要乱说），没理会你污言秽语，还指出了这么多错误，字标的大点也是为了让你看清楚再回帖，你自己也在贴子里面承认了，但最后还是反说我犯了很多基础错误，你可是真能作啊！
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欢迎访问 TI 热门产品应用指南是很多，都要的。你嫌麻烦，可以先在典型条件对某个单独的器件比如电阻做一个高低调查，到时候把最高或者说最偏的拿出来组合。
MOS管（分内核电压和IO电压两组），三极管，电容，电阻（各类电阻）的工艺角都是没什么关系的，严格来说都要囊括
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chenkai_kk
& & 恩，谢谢你的帮助！
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chenkai_kk
& & mos有5个工艺角，电阻有3个工艺角，这样真正排列组合的话，太多种类了吧。。。工程上每个都要做？还是在都为tt，都为ff，都为ss的情况下做就可以了？
UID851202&帖子123&精华0&积分15685&资产15685 信元&发贴收入875 信元&推广收入0 信元&附件收入638 信元&下载支出13344 信元&阅读权限70&在线时间1068 小时&注册时间&最后登录&
可以写个oceanscript,这样一次就可以跑完所有情况!你可以看看相关的教程~
欢迎大家与我互相探讨，共同进步！
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It depends on how much confidence you would like to gain from your simulations. Maybe 3 sigma is fine for you, maybe sometimes you need 6 sigma confidence.. It all depends.
UID914167&帖子182&精华0&积分1084&资产1084 信元&发贴收入920 信元&推广收入0 信元&附件收入0 信元&下载支出961 信元&阅读权限30&在线时间182 小时&注册时间&最后登录&
It depends on how much confidence you would like to gain from your simulations. Maybe 3 sigma is fin ...
lakeoffire 发表于
& & indeed.
即便跑完所有的CORNER，也还可能有未覆盖的区域。所以，必须明确，你跑CORNER是为了验证这个电路做出来可能达到的最坏程度，而什么程度是最坏的，这个得动脑，权衡仿真时间，仿真条件覆盖度，以及楼上说的，你自己对电路的信心。
15个条件哪算多啊，以前我们跑运放都是几千个条件。。。
UID914167&帖子182&精华0&积分1084&资产1084 信元&发贴收入920 信元&推广收入0 信元&附件收入0 信元&下载支出961 信元&阅读权限30&在线时间182 小时&注册时间&最后登录&
回复&&chenkai_kk
& & mos有5个工艺角，电阻有3个工艺角，这样真正排列组合的话，太多种类了吧。。。 ...
lifusu 发表于
& & 工艺角是指大批量生产时对各种器件的保证范围，超过这个范围的就是foundry的责任，它会再给你重做；而在这个范围内的话它就不管了，你自己得对自己电路负责。目标么当然都是TT。做出来到哪算哪。
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即便跑完所有的CORNER，也还可能有未覆盖的区域。所以，必须明确，你跑CORNER是为了 ...
chenkai_kk 发表于
如果一个运放真要几千个条件，这得要多久，有这必要？？
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& & 恩，这个得权衡，比如AC,DC仿真，跑一个1s，你跑几千个也就一小时，写个脚本，晚上丢着跑好了，第二天上班都有了，你心里也踏实不是么。
& & 如果你是瞬态一个跑一小时，那你就自己掂量下咯
& & 对了，写脚本是必需要会的批量仿真技术
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好福利！TI电源、驱动、运放等芯片免费样片大放送了！申请样片奖励500信元！Pistol_sun
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一般差别不大的，差别很大说明电路设计有问题。
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perfect_ic
& &那应该怎么调。哎。好烦的
UID1206453&帖子321&精华0&积分2749&资产2749 信元&发贴收入1695 信元&推广收入0 信元&附件收入740 信元&下载支出575 信元&阅读权限50&在线时间497 小时&注册时间&最后登录&
设计有问题呗。你具体问题不提出来，让别人怎么帮你？
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工艺角-Process Corner
& 14:48:44
工艺角-Process Corner& & 与双极晶体管不同，在不同的晶片之间以及在不同的批次之间，MOSFETs参数变化很大。为了在一定程度上减轻电路设计任务的困难，工艺工程师们要保证器件的性能在某个范围内，大体上，他们以报废超出这个性能范围的芯片的措施来严格控制预期的参数变化。& & 通常提供给设计师的性能范围只适用于数字电路并以“工艺角”（Process Corner）的形式给出。如图，其思想是：把NMOS和PMOS晶体管的速度波动范围限制在由四个角所确定的矩形内。这四个角分别是：快NFET和快PFET，慢NFET和慢PFET，快NFET和慢PFET，慢NFET和快PFET。例如，具有较薄的栅氧、较低阈值电压的晶体管，就落在快角附近。从晶片中提取与每一个角相对应的器件模型时，片上NMOS和PMOS的测试结构显示出不同的门延时，而这些角的实际选取是为了得到可接受的成品率。各种工艺角和极限温度条件下对电路进行仿真是决定成品率的基础。所以我们所说的ss、tt、ff分别指的是左下角的corner，中心、右上角的corner。&工艺极限(Process Corner)如果采用5-corner model会有TT,FF,SS,FS,SF 5个corners。如TT指NFET-Typical&corner & PFET-Typical corner。其中, Typical指晶体管驱动电流是一个平均值，FAST指驱动电流是其最大值，而SLOW指驱动电流是其最小值（此电流为Ids电流）这是从测量角度解释，也有理解为载流子迁移率(Carrier mobility)的快慢. 载流子迁移率是指在载流子在单位电场作用下的平均漂移速度。至于造成迁移率快慢的因素还需要进一步查找资料。单一器件所测的结果是呈正态分布的，均值在TT，最小最大限制值为SS与FF。从星空图看NFET，PFET所测结果,这5种覆盖大约+-3 sigma即约99.73% 的范围。对于工艺偏差的情况有很多，比如掺杂浓度，制造时的温度控制，刻蚀程度等，所以造成同一个晶圆上不同区域的情况不同，以及不同晶圆之间不同情况的发生。这种随机性的发生，只有通过统计学的方法才能评估覆盖范围的合理性。PVT (process, voltage, temperature)&&& 设计除了要满足上述5个corner外，还需要满足电压与温度等条件, 形成的组合称为PVT (process, voltage, temperature) 条件。电压如：1.0v+10% ,1.0v ,1.0v-10% ; 温度如：-40C, 0C 25C, 125C。设计时设计师还常考虑找到最好最坏情况. 时序分析中将最好的条件(Best Case)定义为速度最快的情况, 而最坏的条件(Worst Case)则相反。最好最坏的定义因不同类型设计而有所不同。最坏的延迟也不都出现在SS[19] 。至于延迟随PVT发生怎样的变化，还需要进一步查找资料。根据不同的仿真需要，会有不同的PVT组合。以下列举几种标准STA分析条件[16]：WCS (Worst Case Slow) : slow process, high temperature, lowest voltageTYP (typical) : typical process, nominal temperature,nominal voltageBCF (Best Case Fast ) : fast process, lowest temperature, high voltageWCL (Worst Case @ Cold) : slow process, lowest temperature, lowest voltage&&& 在进行功耗分析时，可能是另些组合如：ML (Maximal Leakage ) : fast process, high temperature, high voltageTL (typical Leakage ) : typical process, high temperature, nominal voltage&&& 除此之外，另一个组合条件称为Scenarios:Scenarios = Interconnect + operation mode + PVT噪声(noise)与串扰(crosstalk) 似乎需要另外考虑。1. 内连线情况(interconnect corner)&&&&&&制造对互连线造成的影响，如：R_typical C_typical, R_max C_max, R_max C_min, R_min C_min2. 工作模式(Operation Mode)&&&&&&如：function mode, scan mode, sleep mode, standby mode, active mode3.&&&&& PVT对多种scenarios 的综合分析，称之为MMMC (Multi-Mode Multi-Corner) Analysis。OCV (On-chip Variations)由于偏差的存在，不同晶圆之间，同一晶圆不同芯片之间，同一芯片不同区域之间情况都是不相同的。造成不同的因素有很多种，这些因素造成的不同主要体现：1，IR Drop造成局部不同的供电的差异；2，晶体管阈值电压的差异；3，晶体管沟道长度的差异；4，局部热点形成的温度系数的差异；5，互连线不同引起的电阻电容的差异。OCV可以描述PVT在单个芯片所造成的影响。更多的时候, 用来考虑长距离走线对时钟路径的影响。在时序分析时引入derate参数模拟OCV效应，其通过改变时延迟的早晚来影响设计。三种STA(Static Timing Analysis)分析方法[13]：1，单一模式, 用同一条件分析setup/2，WC_BC模式, 用worst case计算setup，用best case计算hold；3，OCV模式, 计算setup 用计算worst case数据路径，用best case计算时钟路径；计算hold 用best case计算数据路径，用worst case计算时钟路径；以上三种方法，在逐步的改进，但显然越来越悲观。比如第三种分析方法，计算setup 时让数据慢一点到，而时钟快一点到，以压缩setup时间。到了计算hold时，又变成了压缩hold时间，这样情况显然是不实际的。derate具体做法是在长路径应用late参数，短路径应用early参数, 就是将原本希望走快的变慢，希望走慢的变快。除derate外，还有一个常用的参数uncertainty。它定义时钟沿的不确定性，或早或晚，同样压缩了setup / hold时间。锁存器与触发器锁存器与触发器是静态时序分析中涉及最主要的类型. Latch是异步单元，即输出在输入改变之后改变。而FLIP-FLOP是同步单元，即随时钟信号改变而改变。LATCH与FLIP-FLOP最大差别是Latch 没有时钟端，可以理解为有一个使能端，所以是电平敏感[8]。Flip-Flop preset表示在输出产生一个逻辑1,&clear表示在输出产生一个逻辑0。&Setup/hold 是分析数据与时钟之间的关系。用时钟沿来采集数据，如果定义用时钟上升沿触发，即用上升沿将数据分割成两部分，前部分为准备时间setup，后部分为保持时间hold。说明数据在上升沿来临之前必须准备好，在采集时必须保持一段时间。理解时[removal/recovery]，类似为用preset/clear采集时钟数据，用preset/clear将时钟分为两部分，前部分为迁移时间，后部分为复原时间。统计静态时序分析SSTA (Statistical Static timing analysis)全局工艺差异(global_process_variations)也称为片间器件差异(inter-die device variations ), 描述同一器件不同芯片间的差异。同一芯片的器件应用同一参数，器件的不同参数是相互独立的，而且每个参数都是呈统计分布的。局部工艺差异(local_process_variations)也称为片内器件差异(intra-die device variations), 描述同一器件在同一芯片不同区域的差异。每个差异也是呈统计分布的。也就是说对于某一个全局参数，应该细化成多个局部参数，每个局部参数都是呈统计分布的。如果提供的库是基于局部参数差异统计建立起来的，在进行基于OCV模型的静态时序分析时，就无需OCV参数的设定。对于互连线差异也是一样的. 决定同一段线的因素有很多种，比如线宽，厚度，介电系数，刻蚀等，但同一因素不同区域是不相同的，各个因素之间也是相互独立的。这些差异同样需要进行统计学概括。好比中医与西医，西医就是同一种病吃同一种药，而中医则认为同一种病分不同种情况，不同的人也应不同对待。至少感觉上是这样的。基于这样的观点，同一时序路径可能存在不同种情况的组合，而且每种情况的参数都是呈统计学分布，组合的计算将不是单纯的相加差，而是需要相关性分析与统计学计算。统计方法的引入，改变了传统静态时序分析悲观但不实际的做法。it's not the corner of the wafer. It is a model of the process which attempts to capture the extremes of the distribution of the process. Think of it this way. Say I process a large number of chips across different wafers. There will be a distribution of speeds in those chips, because process variables like oxide thickness, effective channel length, doping concentration, etc. have statistical distributions. There will then be a mean and a standard deviation associated with this speed distribution. The typical process model is supposed to model the mean speed that you would expect to see, and the process corner models are supposed to capture some variation from the mean. Whether it is a 2-sigma variation from the mean, a 3-sigma variation from the mean, or something else depends on how the models are constructed and how your circuit is designed. It is called a "corner" because if I make a plot of several process variables (for example Tox and Leff), then the corner model is usually from the corner of this 2D plot.To answer your question about doping uniformity, the answer is no, the doping is not perfectly uniform. Any manufacturing variable in the real world is not perfectly controlled and has a statistical distribution associated with it. Even if the process tools are perfect (and they're not), there are statistical variations of things like the number of atoms in each transistor which are inherently random.Ⅰ&填空题第一部分1.&有一种称为0.13um&2P5M&CMOS&单阱工艺,&它的特征线宽为&0.13um&&&&&，互连层共有&&&7层，其电路类型为&&&&CMOS&&。&2.&某种工艺称为0.35um&Mixed&Signal&2P4M&Polycide&3.3VProcess，请判断其特征尺寸为&&&0.35um&&&&&，互连层共有&&6&&&&层，适合&（适合或不适合）于设计模拟电路。&3.&请根据实际的制造过程排列如下各选项的顺序：&& a.&生成多晶硅&& b.&确定阱的位置和大小&& c.&定义扩散区，生成源漏区&& d.&确定有源区的位置和大小&& e.&确定接触孔位置&&&正确的顺序为：&bdace&。&4.&N&阱&CMOS&工艺中，之所以要将衬底接&GND&、阱接到电源上，是因为&&阱和衬底构成的pn节反偏&&&。&5.&版图验证主要包括三方面：&LVS&，&DRC&，&ERC；完成该功能的&Cadence工具主要有（列举出两个）：DIVA&&&，DRACULA；最常用的是mentor公司的calibre。6.某种铜铝合金可以安全工作于5×105&A/&cm2&的电流密度下。如果金属层厚度为8000Ao，则10um&宽的金属连线能承受&&40&&&mA&的电流；当通过氧化台阶时，金属层厚度减小了50%，则该10um&宽的金属连线能承受&20&mA&电流。&7.&CMOS&工艺中集成电路中的电阻主要有N阱电阻，扩散电阻，poly电阻三种。&8.CMOS&工艺中某种材料工艺变化方块电阻偏差在20％，假设特征尺寸为0.5um,工艺线宽控制维持在10%以内。假设使用1um&的线宽来绘制电阻，电阻容差&&25%。使用2um的线宽来绘制电阻，电阻容差&&&&22.5%&。&&Ⅰ&填空题第二部分、集成电路版图设计师共设个等级，分别是版图设计员、助理版图设计师、版图设计师、高级版图设计师。、元素周期表中一些元素（如硅锗）的电学特性介于金属与非金属之间，叫半导体。、标准双极工艺基区方块电阻的典型范围为□。、发射区电阻必须置于适合的隔离岛中，通常的做法是发射区电阻制作在基区扩散内，基区扩散又制作在一个阱内。、在零偏压下，这种电容能提供较大的单位面积电容（典型值为）但这种电容会随着反偏电压的增大而逐渐减小。、使用高介电常数的电介质，利用相对较小的区域制作大电容器。、结电容通常作在隔离岛内，隔离岛必须制作接触以确保集电结反偏，该接触也是的集电结和发射结并联，从而增大了总电容。、品质因数的一般性原则寄生效应越小，越大。、集电极开路时发射结击穿电压表示为。对于标准双极型工艺制造的晶体管，大约左右。、当晶体管的发射结和集电结都处于正偏时就会进入饱和工作状态。、发射结齐纳二极管的发射区通常为圆形或椭圆形。采用圆形是为了防止发射区拐角处的电场增强。、使用型外延层，必须加入深的轻掺杂型扩散区用于制作晶体管、晶体管是端器件。、器件的几何图形加工精确的介质物理学对图像的大小和层次、集成电路版图设计步骤：线路图、版图、、、的含义是指：版图、集成电阻通常由扩散或者沉淀层形成，通常可以用厚层一定的薄膜作为模型，因此习惯上把电阻率和厚度合成一个单位，称为方块电阻。、由于其较小的方块电阻，发射区是唯一适合于制作较小电阻（）的区域。对于发射区电子可以忽略电压调制和电导调制效应。、在模拟工艺中，发射区电阻可以直接置入型外延层内。、电容的标准单位为法拉。、多晶硅栅可以用作多晶硅多晶硅电容的下电极。、单位面积电容与相对介电常数电介常熟成正比关系、流过导体的电流会在导体周围产生磁场。、发射结和集电结的击穿决定了一个双极型晶体管的最大工作电压。、发射极开路时集电极的击穿电压表示为，绝大多数晶体管的集电区和基区都是轻掺杂的。、二极管连接形式的晶体管可以作为一个很方便的基准电压源。、使用型外延层，必须加入深的轻掺杂型扩散区用于制作晶体管。、晶体管是一种电压控制器件。、根据版图设计规则中的器件的最少沟道长度。、电路图与布局结果对比是。Ⅱ&选择题&1.&NMOS&器件的衬底是&（B）&&&型半导体。&A、N&型&&&&B、P&型&&&&& C、本征型&&&&& D、耗尽型2.&N&型半导体材料的迁移率比P&型半导体材料的迁移率（C&）&。&A、相等&&&& B、小&&&&&&& C、大&&3.&在0.13um&集成电路技术中，铜取代铝成为最主要的互连金属的主要原因是：（AD）&A、铜具有更高的导电率；&& B、铜具有更低的导电率；&&C、铜更容易刻蚀加工；&&&& D、铜具有更好的抵抗电迁移的能力。&4.&在ICFB&中完成一个完整的集成电路版图绘制，下列哪些文件是必需的&(&&ABCD)&A.&Technology&文件&&&B.&DRC&文件&& C.&LVS&文件&&& &D.&Display&文件&5.&calibre&做layout&的DRC&检查后，应该打开那个文件来看错误信息？（C）&&&&&&A&&后缀名为drc&的文件。&&&&&&&&& &&B&&后缀名为lvs&的文件。&&&&&&C&&后缀名为sum&的文件。&&&&&&&& D&&后缀名为com&的文件。&6.calibre&做layout&的LVS&检查后，应该打开那个文件来看错误信息？。（&B）&&&&&&A&&后缀名为drc&的文件。&&&&&&B&&后缀名为lvs&的文件。&&&&&&C&&后缀名为sum&的文件。&&&&&D&&后缀名为com&的文件。&7.&在layout&中给金属线加线名标注，即用lable&按schematic&的Pin&的要求对所要标注的金属线进行说明，通常对metal1&层加Pin&的标注是用下列层次中的哪一层？（B）&&&&A&&&metel1&&layer& &B&&mt1txt&&&layer&& &C&&metal2&&layer&&&& &D&&mt2txt&&layer&8.&在集成电路版图设计中，contact&层通常是用来做第一层金属层和下列那些层次的通孔层的？（答案不止一个）（&BC）&&&&A&&&metal2&& &&&B&&active&&&&&& &C&&poly1&&& &&D&&nwell&9.&在集成电路版图设计中，via1&层通常是用来做第一层金属层和下列那些层次的通孔层的？（A&）&&&&A&&&metal2&&&&& B&&active&&&&&& C&&poly1&&&& &D&&nwell&10.&在集成电路版图设计中，如果想插入一个器件或单元，请问用哪个快捷键？（&C）&A&&&&a&&&& B&&&&c&&&& C&&&&i&&&&&&& D&&&&k&11.&在集成电路版图设计中，如果想把画过的尺子清除掉，请问用哪个快捷键？（&D）&A&&&&a&&&&&&& B&&&&k&&&&&&&& C&&&&i&&&&&&& D&&&&shift&&k&12.&Cadence&Virtuoso&中要建立一个新的layout&library，并把它附属于一个已经存在的library时，除了要给一个新的library&name&,还需要选择下列那些步骤？（B）&A&&Compile&a&new&&techfile。&B&&Attached&to&an&existing&techfile。&C&&Don’t&need&a&techfile。&13.关于高宽长比MOS&管的版图，下列说法正确的是（&ABCD）&A.&高宽长比MOS&管通常采用Multi-finger&的方式绘制。&B.&高宽长比MOS&管采用Multi-finger&后其源/漏极的面积会减少。&C.&高宽长比MOS&管可以通过若干个小MOS&管的并联形式绘制。&D.&高宽长比MOS&管采用Multi-finger&后其栅极电阻会减小。&14.请问这是什么样的CMOS&器件？假设衬底为p&衬底。（&A）&&&&A.&&是串联的nmos&管&&&&&&&&B&&&是并联的nmos&管&&&&C.&&是串联的pmos&管&&&&&&&&D.&&是并联的pmos&管&&15.&请问这是什么样的CMOS&器件？假设衬底为p&衬底。（&B）&&&&A.&&是串联的nmos&管&&&&&B&&&是并联的nmos&管&&&C.&&是串联的pmos&管&&&&& D.&&是并联的pmos&管&&16.&在一个一般的制程中，下列材料集成电阻，方块电阻（Sheet&Resistance）最大的是（&B）&&&& A.&扩散电阻&&&& &B.阱电阻&& &C.多晶硅电阻&&& &D.&铝层连线电阻&17.&关于集成电路中的无源器件说法正确的是（&ABD）&A.&集成电路无法高效的实现高值无源器件。&B.&要精确实现某一特定阻值的电阻几乎是不可能的。&C.&由于制造工艺上的偏差，无源器件的比例容差（Ratio&Tolerance）也必定很大。&D.&尽管存在制造工艺上的偏差，但是无源器件的比例容差（Ratio&Tolerance）可以控制在很小的范围内。&18.&做集成电路的多晶硅电阻设计时，要计算每个电阻的阻值，那么电阻的长度是怎样计算的？（C&）&A&&整个多晶硅的长度&&&&&&&&&&&&&&&&&& B&&多晶硅中两个引线孔中心点的距离&C&&多晶硅中两个引线孔内侧的距离&&&&&& D&&多晶硅中两个引线孔外侧的距离&19.带隙基准电压源电路版图需要匹配精度要求较高的电阻，该材料的方块电阻工艺偏差为20%，试问在0.5um&工艺中使用以下哪种有效线宽来绘制该电阻最合适。（C）&A&&0.5um&&&&&&&&& B&&1u&m&&&&&&&&& C&&3u&m&&&&&&&& D&&10um&&20.在某CMOS&工艺中存在三种Poly&材料，试问以下情况各需要什么类型的Poly&材料&。①多晶硅栅（A）&②阻值为10K&欧姆的电阻（B）&③阻值为1M&欧姆的电阻（C）&A&掺杂且硅化的Poly&&&&& B&掺杂未硅化的Poly&&&&&& C&未掺杂且未硅化的Poly&21.&在做集成电路的多晶硅电容设计时，要计算每个电容的容值，那么电容的面积大小是怎样计算的？（C&）&A&&第一层多晶硅的面积&&& B&&第二层多晶硅的面积&&&&& C&&二层多晶硅重叠后的面积&22.&下列关于Latch&up&效应说法不正确的是（&D）&A.&&衬底耦合噪声是造成Latch&up&问题的原因之一。&B.&&Latch&up效应在电路上可以解释为CMOS集成电路中寄生三极管构成的正反馈电路。&C.&&Latch&up&效应与两个寄生三极管的放大系数有关。&D.&&Latch&up&效应与井和衬底的参杂浓度无关。&23.&下列关于保护环说法正确的是（&ABC）&A.&保护环的目的是给衬底或井提供均匀的偏置电压。&B.&保护环可以接在VDD&或GND&上。&C.&保护环可以减少衬底耦合噪声对敏感电路的影响。&D.&保护环无助于Latch&up&效应的避免。&24.&下列由制程引起的版图不匹配有&（ABC）&A.&扩散的不一致性&&&&B.&注入的不一致性&&&&&C.&CMP&引起的非理想平面&&&D.温度梯度&25.关于串扰（Cross&Talk）,&下列说法正确的是&（&BC）&A.&电路的输出端不能浮空，否则Cross&Talk&可能会引起电路的误操作。&B.&Cross&Talk&是由于连线之间存在耦合电容引起的。&C.&在两条敏感连线之间加入一条接地金属线，可以减少CrossTalk&的影响。&D.&一般来说，连线上信号的频率越高，Cross&Talk&影响就越小。&26.&设计analog&layout&时，要考虑的问题比作digital&layout&多，它通常表现在下列那几个方面？(&BCD）& A&&面积要小&&& B&&寄生效应(&parasitics)&&& C&&对称&（matching）&& D&&噪声问题（noise&issues）&&&viitek(viitek)　
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