FPGA与CPLD的区别
尽管ＦＰＧＡ和ＣＰＬＤ都是可编程ＡＳＩＣ器件,有很多共同特点,但由于ＣＰＬＤ和ＦＰＧＡ结构上的差异,具有各自的特点:
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FPGA是啥？与CPU架构相比有何特点
FPGA全称现场可编程门阵列（Field－Programmable Gate Array），最初作为专用集成电路领域中的一种半定制电路而出现的，具有一定的可编程性，可同时进行数据并行和任务并行计算，在处理特定应用时有更加明显的效率。
　　OFweek网讯 你还没听过FPGA？那你一定是好久没有更新自己在企业级IT领域的知识了。今天笔者就和大家聊聊何为FPGA？FPGA主要应用场景是什么？有人说FPGA是替代传统CPU和GPU的未来，你信吗？　　FPGA全称现场可编程门阵列（Field－Programmable Gate Array），最初作为专用领域中的一种半定制电路而出现的，具有一定的可编程性，可同时进行数据并行和任务并行计算，在处理特定应用时有更加明显的效率。　　　　浪潮HPC&加速&　　实际上，英特尔、紫光、浪潮等企业均已开始布局FPGA。早在SC2015大会上，浪潮就联合Altera，以及中国最大的智能语音技术提供商科大讯飞，共同发布了一套面向深度学习、基于Altera Arria 10 FPGA平台。　　　　英特尔发布至强E5 2600 v4处理器　　当然，最著名的应该就属英特尔豪掷167亿美元，收购Altera，这也是英特尔公司历史上最大规模的一笔收购。而英特尔收购Altera主要为的就是FPGA。而根据后来英特尔在IDF展会中展出的集成了FPGA芯片的至强E5 2600 v4处理器来看，167亿美元收购可谓物有所值：至强处理器在FPGA芯片的帮助下每瓦性能提升了70%。　　紫光是另一家希望通过收购手段直接接触FPGA最新科技的公司，继寻求并购美光失利、收购硬盘大厂威腾（WD）破局后，紫光或将收购美国莱迪思半导体（Lattice Semiconductor）股份，为抢进FPGA市场做布局。
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新手入门：教你如何分辨与区别复杂PLD
来源：电子发烧友网
作者：Triquinne日 16:39
[导读] CPLD与FPGA区别有哪些？电子发烧友网编辑跟大家一起分享。本站小编将从结构、系统、设计技巧、厂商命名法则等几个方面来为大家阐述和分析CPLD与FPGA的区别。
　　电子发烧友网核心提示：可编程逻辑器件主要包括FPGA和CPLD，FPGA是Field Programmable Gate Array缩写，意为现场可编程门阵列；CPLD是Complex Promrammable Logic Device的缩写，意为复杂可编程逻辑器件。
　 　随着芯片技术的发展，CPLD和FPGA的概念在某些方面已经模糊，如Altera和Lattice公司把小容量（小于2K左右逻辑单元）非挥发的可编 程器件归到CPLD里；如Altera的MAXII系列和Lattice的MACH XO系列芯片，把基于SRAM的FPGA和FLASH的储存单元做到一个芯片里面。那么CPLD与FPGA区别有哪些？电子发烧友网编辑跟大家一起分享。
　　本站小编将从结构、系统、设计技巧、厂商命名法则等几个方面来为大家阐述和分析CPLD与FPGA的区别，并分享CPLD与FPGA的辨别方法。
　　1.结构上的区别
　　CPLD是粗粒结构，这意味著进出器件的路径经过较少的开关，相应地延迟也小。因此，与等效的FPGA相比，CPLD可工作在更高的频率，具有更好的性能。CPLD的另一个好处是其软件编译快，因为其易于路由的结构使得布放设计任务更加容易执行。
　　FPGA是细粒结构，这意味著每个单元间存在细粒延迟。如果将少量的逻辑紧密排列在一起，FPGA的速度相当快。然而，随著设计密度的增加，信号不得不通过许多开关，路由延迟也快速增加，从而削弱了整体性能。CPLD的粗粒结构却能很好地适应这一设计布局的改变。
　　FPGA与CPLD通常的分类方法是：
　　将以乘积项结构方式构成逻辑行为的器件称为CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice（原Vantis）的Mach系列等。
　　将以查表法结构方式构成逻辑行为的器件称为FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。
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FPGA verilog（44）
最近在边学边开发一个LATTICE FPGA 项目，需要使用时序约束。
发现 关于LATTICE FPGA IO接口的时序约束资料太少了，弄了好久才弄出点眉目这里先抛砖引玉希望能有高手给指点指点。首先请大家先看一下Altera
FPGA 的时序约束分析&http://blog.csdn.net/zmq5411/article/details/7881591
我们会发现由Altera的无论INPUT的MAX DELAY还是MIN DELAY，OUTPUT的MAX与MIN DELAY 其实一部分是设定的FPGA外部器件（包括FPGA走线）
的值一部分是设定FPGA内部的值，这里就是Altera与LATTICE的IO约束设置不同的地方了。LATTICE的设定值则是针对FPGA 的设定。这是弄了好久才发现的原来是同一个思路一个设定外部值（Altera)，一个设定内部值（Lattice）。这里就不说明Altera的设定了参看上边引用的网址。下面说一下LATTICE 当然在这之间你是要看明白Altera那个的谁让LATTICE的资料少呢！那篇是神文呀！严重推荐。
好了言归正传：
首先设定INPUT_SEUP
INPUT _SETP 的TIME 值设定实际上就是FPGA的IO输入端的Tsu_f
Tsu_f=Tclk-Tpcb(max)-Tco_d(max)-（Tclk_d-Tclk_f);
在不考虑时钟偏斜的基础上（Tclk_d-Tclk_f)=0;
Tsu_f=Tclk-Tpcb(max)-Tco_d(max)
Tclk 时钟频率 Tco_d外设的输出最大延时；发现没（Tpcb(max)+Tco_d(max)）这个就是Altera的输入最大延时(不考虑偏斜的)
HOLD TIME 就是Th_f;
Th_f&=TCo_d(min)+Tpcb(min)；这个和Altera是一样的。TCo_d(min)
就是外部器件的To_h_d(输出HOLD值)
下面是关于这个的时序分析：
可以看到在时序分析中,可以看出Time就是SetUp值：Tsu_f就是Data Required 4时间宽容=Req（必须时间）-Arrival（到达时间),可以这样理解&Required
是给FPGA 数据传送的最大时间限制 而Arrival时间是数据输入到FPGA要是用该数据的各个模块中寄存器的时间 必须保证有这个时间数据才能传送到。所以时间宽容就=给定的必须完成数据稳定输入的时间req-到达使用该数据路径消耗的时间。
Th_f就更没什么说的了理解的方式一样 slack=req-arri。
再来说说CLOCK_TO_OUT
这里的TIME 其实就是FPGA的Tco(max)的最大允许值。MinTime 其实就是FPGA输出的Th_of（输出HOLD值）
Tco（Max）=Tclk-Tco_d(max)-Tpcb(max);不考虑偏斜的；
Tco_d(max)+Tpcb(max) 眼熟不 这有是Alera的设定值。
Th_of+Tpcb&=Tco(min)_d
Th_of&=Tco(min)_d-T
下面是关于这个的时序分析：
首先我们看到输入的Time其实就是Tco_f 也是一种逆向的setup呵呵。
slack(时间宽松)=req(必须时间Tco_f最大值Time)-arrival。这样理解数据需要通过的各个模块路径要arrival时间才能输出
而规定的最晚输出时间是req ，因此slack(时间宽松)=req(必须时间Tco_f最大值Time)-arrival。
再看保持时间Th_of
我们看到关于Min Time 其实就是Th_of 就req. Slack=arri-req.
可以这样理解，系统设计要求的FPGA保持时间最小值（Th_of&=Tco(min)_d-Tpcb）是req，而数据从产生到路径输出时间是arri
时间宽容自然就是arri-req 。
以上是关于LATTICE FPGA IO 约束的简单的分析，往高手指正。QQ：.
参考知识库
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今天突然想起一个问题：FPGA与CPLD的异同？这个问题以前关注过，可是时间久了，很多东西都忘了，于是baidu一把，找到两篇觉得不错的博文，转载如下：
文章转载自：
CPLD主要是由可编程逻辑宏单元（LMCLogic Macro Cell）围绕中心的可编程互连矩阵单元组成，其中LMC逻辑结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能由于 CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。到90年代，CPLD发展更为迅速，不仅具有电擦除特性，而且出现了边缘扫描及在线可编程等高级特性。较常用的有Xilinx公司的EPLD和Altera公司的CPLD。
FPGA通常包含三类可编程资源：可编程逻辑功能块、可编程I/O块和可编程互连。可编程逻辑功能块是实现用户功能的基本单元，它们通常排列成一个阵列，散布于整个芯片；可编程I/O块完成芯片上逻辑与外部封装脚的接口，常围绕着阵列排列于芯片四周；可编程内部互连包括各种长度的连线线段和一些可编程连接开关，它们将各个可编程逻辑块或I/O块连接起来，构成特定功能的电路。不同厂家生产的FPGA在可编程逻辑块的规模，内部互连线的结构和采用的可编程元件上存在较大 的差异。较常用的有Altera、Xinlinx和Actel公司的FPGA。FPGA一般用于逻辑仿真。电路设计工程师设计一个电路首先要确定线路，然后进行软件模拟及优化，以确认所设计电路的功能及性能。然而随着电路规模的不断增大，工作频率的不断提高，将会给电路引入许多分布参数的影响，而这些影响用软件模拟的方法较难反映出来，所以有必要做硬件仿真。FPGA就可以实现硬件仿真以做成模型机。将软件模拟后的线路经一定处理后下载到FPGA，就可容易地得到一个模型机，从该模型机，设计者就很直观地测试其逻辑功能及性能指标。&
系统的比较,与大家共享：尽管ＦＰＧＡ和ＣＰＬＤ都是可编程ＡＳＩＣ器件,有很多共同特点,但由于ＣＰＬＤ和ＦＰＧＡ结构上的差异,具有各自的特点:①ＣＰＬＤ更适合完成各种算法和组合逻辑,ＦＰ ＧＡ更适合于完成时序逻辑。换句话说,ＦＰＧＡ更适合于触发器丰富的结构,而ＣＰＬＤ更适合于触发器有限而乘积项丰富的结构。②ＣＰＬＤ的连续式布线结构决定了它的时序延迟是均匀的和可预测的,而ＦＰＧＡ的分段式布线结构决定了其延迟的不可预测性。③在编程上ＦＰＧＡ比ＣＰＬＤ具有更大的灵活性。ＣＰＬＤ通过修改具有固定内连电路的逻辑功能来编程,ＦＰＧＡ主要通过改变内部连线的布线来编程;ＦＰ ＧＡ可在逻辑门下编程,而ＣＰＬＤ是在逻辑块下编程。④ＦＰＧＡ的集成度比ＣＰＬＤ高,具有更复杂的布线结构和逻辑实现。⑤ＣＰＬＤ比ＦＰＧＡ使用起来更方便。ＣＰＬＤ的编程采用Ｅ2ＰＲＯＭ或ＦＡＳＴＦＬＡＳＨ技术,无需外部存储器芯片,使用简单。而ＦＰＧＡ的编程信息需存放在外部存储器上,使用方法复杂。⑥ＣＰＬＤ的速度比ＦＰＧＡ快,并且具有较大的时间可预测性。这是由于ＦＰＧＡ是门级编程,并且ＣＬＢ之间采用分布式互联,而ＣＰＬＤ是逻辑块级编程,并且其逻辑块之间的互联是集总式的。⑦在编程方式上,ＣＰＬＤ主要是基于Ｅ2ＰＲＯＭ或ＦＬＡＳＨ存储器编程,编程次数可达1万次,优点是系统断电时编程信息也不丢失。ＣＰＬＤ又可分为在编程器上编程和在系统编程两类。ＦＰＧＡ大部分是基于ＳＲＡＭ编程,编程信息在系统断电时丢失,每次上电时,需从器件外部将编程数据重新写入ＳＲＡＭ中。其优点是可以编程任意次,可在工作中快速编程,从而实现板级和系统级的动态配置。⑧ＣＰＬＤ保密性好,ＦＰＧＡ保密性差。⑨一般情况下,ＣＰＬＤ的功耗要比ＦＰＧＡ大,且集成度越高越明显。随著复杂可编程逻辑器件(CPLD)密度的提高,数字器件设计人员在进行大型设计时,既灵活又容易,而且产品可以很快进入市场。许多设计人员已经感受到CPLD容易使用、时序可预测和速度高等优点,然而,在过去由于受到CPLD密度的限制,他们只好转向FPGA和ASIC。现在,设计人员可以体会到密度高达数十万门的CPLD所带来的好处。CPLD结构在一个逻辑路径上采用1至16个乘积项,因而大型复杂设计的运行速度可以预测。因此,原有设计的运行可以预测,也很可靠,而且修改设计也很容易。CPLD在本质上很灵活、时序简单、路由性能极好,用户可以改变他们的设计同时保持引脚输出不变。与FPGA相比,CPLD的I/O更多,尺寸更小。如今,通信系统使用很多标准,必须根据客户的需要配置设备以支持不同的标准。CPLD可让设备做出相应的调整以支持多种协议,并随著标准和协议的演变而改变功能。这为系统设计人员带来很大的方便,因为在标准尚未完全成熟之前他们就可以著手进行硬件设计,然后再修改代码以满足最终标准的要求。CPLD的速度和延迟特性比纯软件方案更好,它的NRE费用低於ASIC,更灵活,产品也可以更快入市。CPLD可编程方案的优点如下：●逻辑和存储器资源丰富(Cypress Delta39K200的RAM超过480 Kb)●带冗余路由资源的灵活时序模型●改变引脚输出很灵活●可以装在系统上后重新编程●I/O数目多●具有可保证性能的集成存储器控制逻辑●提供单片CPLD和可编程PHY方案由于有这些优点,设计建模成本低,可在设计过程的任一阶段添加设计或改变引脚输出,可以很快上市CPLD的结构
CPLD是属於粗粒结构的可编程逻辑器件。它具有丰富的逻辑资源(即逻辑门与寄存器的比例高)和高度灵活的路由资源。CPLD的路由是连接在一起的,而FPGA的路由是分割开的。FPGA可能更灵活,但包括很多跳线,因此速度较CPLD慢。CPLD以群阵列（array of clusters）的形式排列,由水平和垂直路由通道连接起来。这些路由通道把信号送到器件的引脚上或者传进来,并且把CPLD内部的逻辑群连接起来。CPLD之所以称作粗粒,是因为,与路由数量相比,逻辑群要大得到。CPLD的逻辑群比FPGA的基本单元大得多,因此FPGA是细粒的。CPLD的功能块CPLD最基本的单元是宏单元。一个宏单元包含一个寄存器(使用多达16个乘积项作为其输入)及其它有用特性。因为每个宏单元用了16个乘积项,因此设计人员可部署大量的组合逻辑而不用增加额外的路径。这就是为何CPLD被认为是&逻辑丰富&型的。宏单元以逻辑模块的形式排列(LB),每个逻辑模块由16个宏单元组成。宏单元执行一个AND操作,然后一个OR操作以实现组合逻辑。每个逻辑群有8个逻辑模块,所有逻辑群都连接到同一个可编程互联矩阵。每个群还包含两个单端口逻辑群存储器模块和一个多端口通道存储器模块。前者每模块有8,192b存储器,后者包含4,096b专用通信存储器且可配置为单端口、多端口或带专用控制逻辑的FIFO。CPLD有什麽好处？I/O数量多CPLD的好处之一是在给定的器件密度上可提供更多的I/O数,有时甚至高达70%。时序模型简单CPLD优于其它可编程结构之处在于它具有简单且可预测的时序模型。这种简单的时序模型主要应归功于CPLD的粗粒度特性。CPLD可在给定的时间内提供较宽的相等状态,而与路由无关。这一能力是设计成功的关键,不但可加速初始设计工作,而且可加快设计调试过程。粗粒CPLD结构的优点CPLD是粗粒结构,这意味著进出器件的路径经过较少的开关,相应地延迟也小。因此,与等效的FPGA相比,CPLD可工作在更高的频率,具有更好的性能。CPLD的另一个好处是其软件编译快,因为其易于路由的结构使得布放设计任务更加容易执行。细粒FPGA结构的优点FPGA是细粒结构,这意味著每个单元间存在细粒延迟。如果将少量的逻辑紧密排列在一起,FPGA的速度相当快。然而,随著设计密度的增加,信号不得不通过许多开关,路由延迟也快速增加,从而削弱了整体性能。CPLD的粗粒结构却能很好地适应这一设计布局的改变。灵活的输出引脚CPLD的粗粒结构和时序特性可预测,因此设计人员在设计流程的后期仍可以改变输出引脚,而时序仍保持不变。新的CPLD封装CPLD有多种密度和封装类型,包括单芯片自引导方案。自引导方案在单个封装内集成了FLASH存储器和CPLD,无须外部引导单元,从而可降低设计复杂性并节省板空间。在给定的封装尺寸内,有更高的器件密度共享引脚输出。这就为设计人员提供了&放大&设计的便利,而无须更改板上的引脚输出。
以下部分转载自：
&&&&&&& FPGA是一种高密度的可编程逻辑器件,自从Xilinx公司1985年推出第一片FPGA以来,FPGA的集成密度和性能提高很快,其集成密度最高达500万门/片以上,系统性能可达200MHz。由于FPGA器件集成度高,方便易用,开发和上市周期短,在数字设计和电子生产中得到迅速普及和应用,并一度在高密度的可编程逻辑器件领域中独占鳌头。&
&&&&&&&&&CPLD是由&GAL发展起来的&,其主体结构仍是与或阵列&,自从&90年代初&Lattice公司高性能的具有在系统可编程&ISP(In System Programmable)功能的&CPLD以来&,CPLD发展迅速。具有&ISP功能的&CPLD器件由于具有同&FPGA器件相似的集成度和易用性&,在速度上还有一定的优势&,使其在可编程逻辑器件技术的竞争中与FPGA并驾齐驱&,成为两支领导可编程器件技术发展的力量之一.&
FPGA器件在结构上&,由逻辑功能块排列为阵列&,并由可编程的内部连线连接这些功能块来
实现一定的逻辑功能
CPLD是将多个可编程阵列逻辑&(PAL)器件集成到一个芯片&,具有类似&PAL的结构。一般情况下CPLD器件中至少包含三种结构&:可编程逻辑功能块&(FB);可编程&I/ O单元&;可编程内部连线
FPGA可以达到比&CPLD更高的集成度&,同时也具有更复杂的布线结构和逻辑实现
FPGA更适合于触发器丰富的结构&,而&CPLD更适合于触发器有限而积项丰富的结构
CPLD通过修改具有固定内连电路的逻辑功能来编程&,FPGA主要通过改变内部连线的布线来编程&;FPGA可在逻辑门下编程&,而&CPLD是在逻辑块下编程&,在编程上&FPGA比&CPLD具有更大的灵活性
CPLD的缺点比较突出。一般情况下&,CPLD功耗要比&FPGA大&,且集成度越高越明显
CPLD优于&FPGA。由于&FPGA是门级编程&,且&CLB之间是采用分布式互连&;而&CPLD是逻辑块级编程&,且其逻辑块互连是集总式的。因此&,CPLD比&FPGA有较高的速度和较大的时间可预测性&,产品可以给出引腿到引腿的最大延迟时间
目前的&CPLD主要是基于E2 PROM或&FLASH存储器编程&,编程次数达&1万次。其优点是在系统断电后&,编程信息不丢失。CPLD又可分为在编程器上编程和在系统编程&(ISP) CPLD两种。&ISP器件的优点是不需要编程器&,可先将器件装焊于印制板&,再经过编程电缆进行编程,编程、调试和维护都很方便
FPGA大部分是基于&SRAM编程&,其缺点是编程数据信息在系统断电时丢失&,每次上电时&,需从器件的外部存储器或计算机中将编程数据写入&SRAM中。其优点是可进行任意次数的编程,并可在工作中快速编程&,实现板级和系统级的动态配置&,因此可称为在线重配置&(ICR:In CircuitReconfigurable)的&PLD或可重配置硬件(RHP:Reconfigurable Hardware Product)
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