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一种16位SAR ADC的设计
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一种16位SAR ADC的设计
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3秒自动关闭窗口如何快速入门ADC，特别是SAR ADC？
本科大三，微电子专业。暑期在lab帮老师做项目。之前只初步仿过OP-AMP。对ADC没系统学过。请问各位，如果比较快的掌握ADC，特别是SAR ADC（老师要求做low power 12bit 100～200Mms
SAR ADC。求指点，谢谢各位
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上百兆？我不相信一个本科生能搞出来。
楼上的“啊，上百兆，感觉自己研究生白读了，请收下我的敬意！” 莫名戳中了我的点=。=
刚好前几个月本科毕设做的就是10bit，100Ms/s SAR ARC,建议去看清华李福乐老师的集成电路实践课程PPT，有一章专门讲SAR ARC,非常详细，适合入门级选手。至于怎么设计好，大概先了解一下ADC的各种指标，误差来源，工作原理。然后再在传统的SAR结构=DAC+比较器+同步logic控制，进行改进，传统大概能上10M/s—20M/s,这与你所使用的工艺有关，工艺尺寸越小，速度更快，功耗也低。如何改进可以去IEEE上找paper，感觉最重要的是使用异步逻辑控制的数字电路设计。当然你的位数如果达到12位了，这就必须加入数字校正模块了，片内数字自校准也有很多算法的。其实感觉设计一款高速低耗SAR ADC已经是一个复杂的数模混合的系统电路了。注：eetop上还有一个李福乐老师的基于csmc 0.5mm的8bit同步SAR ADC模型，可以学习学习。PS:其实我也是个小白，做我们这一行的很多都想着去当码农→_→
首先搞清楚adc指标，比如inl dnl enob sndr sfdr等等的含义和仿真与测试方法。然后针对sar来说，其实paper很多，主要看看jssc和isscc也差不多了，结构的创新不外乎电容 比较器 逻辑几个方面。对于这个指标，2bit per cycle结构不用考虑了，可以考虑2bit/1bit混合，其实较好的方式是pipeline sar，但是但是如果限制在纯sar的话，架构上首要考虑的是电容的匹配，通常应该是要做数字校正的，这个工作量我觉得已经超出了一个本科生能搞定的范围。靠撑大电容不做校正也是一种方法，桥接也是一种可能的方式，不过这也就是学校做着玩了，本身sar的功耗面积肯定会上去，速度能否达到要看工艺。前级的驱动才是功耗大头。
啊，上百兆，感觉自己研究生白读了，请收下我的敬意！先找书看看SAR的原理，eetop会给你惊喜的。找EE314或清华李福乐的资料
不得不说你们老师蛮超前的。传统的SAR ADC由于算法限制只能跑到20Msps上下的水平，上百Msps是业内很热门的研究方向，需要用到新型异步SAR架构，你老师这个课题作为博士课题也是不算简单。建议你先从传统SAR开始学起，找IEEE paper看看，先试着做个10b 1msps的吧。
要是流片并且独立完成的话，对本科生要求蛮高哦……
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社交帐号登录电荷再分配SAR ADC设计中高精度的实现--《四川大学》2006年硕士论文
电荷再分配SAR ADC设计中高精度的实现
【摘要】：模数转换器(ADC)是信号处理系统中的关键部件。电荷再分配逐次逼近型模数转换器(SAR ADC)由于其高性价比在中速、中高分辨率ADC中得到了广泛的应用。然而对于高分辨率电荷再分配SAR ADC，传统的算法和结构不足以实现其高精度，必须采取一些特殊的设计来真正实现高分辨率高精度。本文结合一个16位ADC的设计，分析了高精度实现中的各个瓶颈，并提出了相应的解决措施。
算法设计上，采用级联的电容阵列实现电荷再分配逐次逼近型结构，一方面电容面积不会过大，另一方面提高了电容的匹配性。但是合理设计级联结构中的耦合电容值事关算法实现的成败，尤其实际电路中寄生电容的影响不容忽视，这是实现高精度的第一个瓶颈。本文提出了根据寄生电容值对耦合电容值进行优化的方法，并将该方法应用到一个16位电荷再分配逐次逼近型ADC的设计中，通过Cadence环境下的Spectre仿真工具进行仿真，验证了该方法的正确性。
电路设计中，高精度比较器的设计是ADC实现高精度的第二个瓶颈。本文设计了精度为19μ V的比较器。通过前置放大级、增益级、锁存器的组合结构协调了增益、带宽的矛盾，通过输出失调存储解决了比较器的失调问题，通过噪声分析及合理的版图设计进一步保证了高精度的实现。通过Cadence环境下的Spectre仿真工具仿真验证。
电容阵列在整个芯片版图中占很大比重，它的版图设计无疑是ADC实现高精度的又一瓶颈。本文分析了电容的系统误差和随机误差，并提出了版图优化设计的方法以尽可能的减小版图设计和生产制造中引起的误差。
虽然版图的优化设计可以减小电容阵列的误差，但是仍然有些误差，尤其
【关键词】：
【学位授予单位】：四川大学【学位级别】：硕士【学位授予年份】：2006【分类号】：TN792【目录】：
ABSTRACT4-8
1 前言8-15
1.1 ADC的功能8
1.2 ADC主要结构8-11
1.2.1 全并行结构(Flash)9
1.2.2 分级型结构(Subranging)9
1.2.3 流水线型结构(Pipeline)9-10
1.2.4 折叠插值型结构(Folding and Interpolating)10
1.2.5 Σ-△型结构10
1.2.6 逐次逼近型结构(Successive Approximation)10-11
1.3 ADC的精度11-13
1.3.1 相关参数11-13
1.3.2 ADC的精度13
1.4 本论文的工作13-15
2 电荷再分配SAR ADC算法的优化15-25
2.1 优化的必要性15
2.2 电荷再分配DAC基本结构15-16
2.3 电荷再分配DAC级联结构16-17
2.4 级间耦合电容值的优化设计17-20
2.4.1 优化设计方法17-19
2.4.2 分析讨论19-20
2.5 电荷再分配SAR ADC工作原理20-21
2.6 应用验证21-24
2.6.1 核心电路参数及版图设计21-22
2.6.2 仿真结果及分析22-24
2.7 本章小结24-25
3 高精度比较器设计25-49
3.1 比较器基本原理25-27
3.1.1 比较器的基本功能25
3.1.2 比较器的精度25
3.1.3 比较器的速度25-26
3.1.4 比较器的传输特性26-27
3.2 整体结构设计及失调消除技术27-30
3.3 电路设计30-40
3.3.1 前置放大器的设计30-33
3.3.2 增益级的设计33-38
3.3.3 锁存器级的设计38-40
3.4 噪声分析40-44
3.4.1 噪声源40-41
3.4.2 双极型晶体管的噪声模型41-42
3.4.3 MOS晶体管的噪声模型42-43
3.4.4 比较器噪声分析43-44
3.5 仿真结果44-48
3.6 本章小结48-49
4 电容误差来源分析及版图优化设计49-53
4.1 系统误差49-51
4.1.1 光刻引起的周长比例不匹配49-50
4.1.2 刻蚀率不同引起的不匹配50
4.1.3 引线电容的不匹配50-51
4.1.4 外引线的寄生电容51
4.2 随机误差51
4.3 电容版图设计51-52
4.4 本章小结52-53
5 自校准技术53-64
5.1 电容匹配误差分析及校准53-58
5.1.1 误差分析54-56
5.1.2 误差量的确定56-58
5.2 耦合电容误差分析及校准58-60
5.2.1 误差分析58-59
5.2.2 误差量的确定59-60
5.3 校准电路设计60-63
5.4 本章小结63-64
6 测试64-65
参考文献67-70
欢迎：、、)
支持CAJ、PDF文件格式
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SAR ADC输入类型间的性能比较- I
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时间：日 14:18
在我之前的的那一篇博文中，我介绍了针对逐次逼近寄存器 (SAR) 模数转换器 (ADC) 的不同数据类型：单端、伪差分和全差分输入。在选择一个时所考虑的某些关键技术规格包括分辨率、通道数量、采样率、电源范围、功耗、数字接口和时钟速度。但是诸如信噪比 (SNR) 和总谐波失真 (THD) 的噪声和AC参数是怎样的呢？这些参数会影响总体系统性能，并因此影响到SAR输入类型的选择。噪声影响单端输入：这些SAR只需要一条导线/电缆和一个单输入驱动器，如果有的话，连接至电源。需要注意的是，这些ADC测量相对于SAR自身接地的输入信号。虽然这是最简单的配置，信号接地和SAR接地之间的误差将影响准确度。此外，从电源和接地耦合到内部采样电容器的噪声将影响转换准确度，这是因为共模抑制 (CMRR) 很糟糕，可以忽略不计。差分输入（伪差分和全差分）：虽然这种输入需要一条额外的导线/电缆以及两个输入驱动器，但是包括以下优点：由于正确的布局布线技巧，两个输入上的电源噪声耦合、接地弹跳和时钟将相类似。更好的CMRR大大减少了任何相关噪声。特别是对于伪差分输入，负输入可以感测到信号接地或偏移，从而消除信号接地和SAR接地之间的任何误差。示例：请参考针对，和等器件的技术规格表中AINM的“工作输入范围”。SNR影响ADC的SNR将信号功率分量与采样频率一半以下的噪声功率进行比较，其中不包括谐波和DC。我使用以下等式来计算SNR影响：ADC输入上的总系统噪声由两个分量组成：耦合自信号源以及输入驱动器的外部噪声和ADC输入上的内部噪声。由于单端架构（具有一个CDAC结构）很少见，我将会比较伪差分（在每个输入上使用一个CDAC结构）与全差分输入间的性能差异。对于一个指定的架构，全差分SAR上的输入信号范围（-REF至REF）是伪差分SAR范围 (0-REF) 的两倍。对于全差分输入*，由于将信号舍入至最接近的编码而引入到AC信号的量化噪声也会加倍。*(BSTJ 27:3. 1948年7月：量化信号的范围。(Bennett, W. R.)（1948年7月）内部噪声：为了分析ADC的SNR，我们首先假定一个噪声可忽略不计的理想AC源和驱动器。可使用两个对于ADC十分重要的量化噪声 (N&**&QUANT) 以及转换噪声 (N&**&TRANS) 来分析内部噪声的影响。对于一个只有量化误差的理想ADC来说（即N&**&TRANS&= 0），如表2中所示，SNR&**&ADC对于两个输入类型是一样的。计算方法为：转换噪声由诸如比较器的有源电路和来自电阻器以及电容器的kT/C噪声引入。由于N&**&TRANS起到决定性作用，如表2中所示，可以看到全差分ADC的SNR&**&ADC提高了多达6dB。其原因是动态范围加倍，而N&**&TRANS保持不变。下方的图1更好地解释了这一情况，其中显示了16位ADC的SNR&**&ADC。对于理想ADC来说，两个输入类型的SNR&**&ADC是一样的。随着N&**&TRANS开始缩放，两个SNR间的差异变宽。在N&**&TRANS&&& N&**&QUANT时，可以看到6dB的变化。实际上，这个SNR&**&ADC方面的差异可以是0dB至6dB之间的任何值，这取决于设计是如何优化N&**&TRANS与N&**&QUANT间的比率的。图1：SNR与内部噪声的比较示例：比较同一系列输入器件（诸如 (,&)，(,&)，(,&)）全差分和伪差分之间的SNR技术规格。外部噪声：在一个系统中，SAR也会看到由输入源和驱动器引入的噪声。然后，SNR等式的分母将增加。如下所示，由于使用了两个驱动器，全差分输入的总SNR进一步降低。我希望这篇博文能够使你更好地了解影响SNR的不同噪声源，以及他们是如何影响两个输入类型的。THD会是怎样的呢? 不同的输入类型间会不会有所差异呢？我将在近期给出答案！其他资源：从我们的中获得更多技巧，其中包括：，和。&原文链接：
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